VHDL編程與仿真

第一章 VHDL概述
1.1 EDA技術(shù)
1.1.1 自動(dòng)控制系統(tǒng)設(shè)計(jì)領(lǐng)域里存在的普遍問(wèn)題
1.1.2 自動(dòng)控制系統(tǒng)設(shè)計(jì)的完整解決方案-采用EDA技術(shù)
1.1.3 FPGA的設(shè)計(jì)
1.2 VHDL語(yǔ)言
1.2.1 硬件描述語(yǔ)言(HDL)
1.2.2 VHDL的設(shè)計(jì)方法
1.3 Active-VHDL簡(jiǎn)介
1.3.1 VHDL的CAD工具
1.3.2 Active-VHDL簡(jiǎn)介
第二章 Active-VHDL的安裝與啟動(dòng)
2.1 系統(tǒng)配置
2.2 自動(dòng)安裝
2.3 啟動(dòng)程序
第三章 Active-VHDL集成環(huán)境
3.1 Active-VHDL主窗口
3.2 Active-VHDL主菜單
3.2.1 File菜單
3.2.2 Edit菜單
3.2.3 Search菜單
3.2.4 View菜單
3.2.5 Design菜單
3.2.6 Simulation菜單
3.2.7 Tools菜單
3.2.8 Help菜單
3.3 Active-VHDL工具按鈕
3.3.1 標(biāo)準(zhǔn)工具按鈕
3.3.2 VHDL編輯窗口工具按鈕
3.4 Active-VHDL子窗口
3.4.1 設(shè)計(jì)瀏覽窗口
3.4.2 控制窗口
3.4.3 進(jìn)程窗口
3.4.4 查看窗口
第四章 VHDL基本模型結(jié)構(gòu)
4.1 設(shè)計(jì)實(shí)體
4.2 實(shí)體說(shuō)明
4.2.1 類(lèi)屬說(shuō)明
4.2.2 端口說(shuō)明
4.2.3 實(shí)體說(shuō)明部分
4.2.4 實(shí)體語(yǔ)句部分
4.3 結(jié)構(gòu)體
4.4 設(shè)計(jì)庫(kù)
4.4.1 STD庫(kù)
4.4.2 WORK庫(kù)
4.4.3 資源庫(kù)
4.5 程序包
4.5.1 STANDARD程序包
4.5.2 TEXTIO程序包
4.5.3 Std_Logic_1164程序包
4.5.4 Numeric_Std程序包
4.5.5 Numeric_Bit程序包
第五章 VHDL語(yǔ)法規(guī)范
5.1 標(biāo)識(shí)符的命名規(guī)則
5.1.1 短標(biāo)識(shí)符
5.1.2 擴(kuò)展標(biāo)識(shí)符
5.2 對(duì)象
5.3 詞法單元
5.3.1 注釋
5.3.2 語(yǔ)句
5.3.3 數(shù)字
5.3.4 字符
5.3.5 字符串
5.3.6 位串
5.4 運(yùn)算符
5.4.1 算術(shù)運(yùn)算符
5.4.2 關(guān)系運(yùn)算符
5.4.3 邏輯運(yùn)算符
5.4.4 其它運(yùn)算符
5.4.5 運(yùn)算優(yōu)先級(jí)
5.5 表達(dá)式
5.5.1 算術(shù)表達(dá)式
5.5.2 關(guān)系表達(dá)式
5.5.3 邏輯表達(dá)式
5.5.4 其它表達(dá)式
第六章 類(lèi)型和屬性
6.1 數(shù)據(jù)類(lèi)型
6.1.1 標(biāo)量類(lèi)型
6.1.2 復(fù)合類(lèi)型
6.1.3 指針類(lèi)型
6.1.4 文件類(lèi)型
6.2 子類(lèi)型
6.3 類(lèi)型轉(zhuǎn)換
6.3.1 用類(lèi)型標(biāo)記實(shí)現(xiàn)類(lèi)型轉(zhuǎn)換
6.3.2 用戶創(chuàng)建的類(lèi)型轉(zhuǎn)換
6.4 預(yù)定義屬性
6.4.1 值類(lèi)屬性
6.4.2 函數(shù)類(lèi)屬性
6.4.3 信號(hào)類(lèi)屬性
6.4.4 類(lèi)型類(lèi)屬性
6.4.5 范圍類(lèi)屬性
第七章 基本語(yǔ)句
7.1 VHDL基本語(yǔ)句
7.2 并行語(yǔ)句
7.2.1 信號(hào)賦值語(yǔ)句
7.2.2 塊(BLOCK)語(yǔ)句
7.2.3 進(jìn)程(PROCESS)語(yǔ)句
7.2.4 斷言(ASSERT)語(yǔ)句
7.2.5 過(guò)程調(diào)用語(yǔ)句
7.2.6 元件例化語(yǔ)句
7.2.7 生成(GENERATE)語(yǔ)句
7.3 順序語(yǔ)句
7.3.1 變量賦值語(yǔ)句
7.3.2 信號(hào)賦值語(yǔ)句
7.3.3 IF語(yǔ)句
7.3.4 CASE語(yǔ)句
7.3.5 EXIT語(yǔ)句
7.3.6 LOOP語(yǔ)句
7.3.7 NEXT語(yǔ)句
7.3.8 NULL語(yǔ)句
7.3.9 REPORT語(yǔ)句
7.3.10 RETURN語(yǔ)句
7.3.11 WAIT語(yǔ)句
7.3.12 過(guò)程調(diào)用語(yǔ)句
7.3.13 斷言語(yǔ)句
第八章 子程序
8.1 VHDL中的子程序
8.2 過(guò)程
8.2.1 基本過(guò)程
8.2.2 帶INOUT類(lèi)型參數(shù)的過(guò)程
8.2.3 過(guò)程調(diào)用
8.3 函數(shù)
8.3.1 基本函數(shù)及其調(diào)用
8.3.2 轉(zhuǎn)換函數(shù)及其調(diào)用
8.3.3 決斷信號(hào)與決斷函數(shù)
8.4 子程序重載
8.4.1 子程序重載
8.4.2 子程序變?cè)?lèi)型的重載
8.4.3 子程序參數(shù)的重載
8.4.4 算符重載
第九章 模擬周期與δ延遲
9.1 模擬周期
9.2 δ延遲
9.3 信號(hào)與變量的區(qū)別
9.3.1 信號(hào)賦值與變量賦值
9.3.2 進(jìn)程中的變量與子程序中的變量
9.3.3 共享變量
第十章 信號(hào)驅(qū)動(dòng)源與延遲
10.1 信號(hào)驅(qū)動(dòng)源模型
10.2 信號(hào)驅(qū)動(dòng)源的延遲
10.3 傳輸延遲
10.3.1 語(yǔ)法格式
10.3.2 作用和影響
10.4 慣性延遲
10.4.1 語(yǔ)法格式
10.4.2 作用和影響
10.5 閾值慣性延遲
第十一章 配置
11.1 配置的定義
11.2 默認(rèn)配置
11.3 元件配置
11.3.1 低級(jí)的配置形式
11.3.2 實(shí)體結(jié)構(gòu)體對(duì)形式
11.3.3 端口映射
11.4 映射庫(kù)實(shí)體
11.5 配置中的類(lèi)屬
11.6 配置的類(lèi)比
11.7 塊配置
11.8 結(jié)構(gòu)體配置
第十二章 描述風(fēng)格
12.1 行為描述
12.2 數(shù)據(jù)流描述
12.3 結(jié)構(gòu)描述
12.4 混合描述
第十三章 測(cè)試基準(zhǔn)
13.1 VHDL中的測(cè)試基準(zhǔn)
13.2 測(cè)試基準(zhǔn)描述
13.3 Active-VHDL中的測(cè)試基準(zhǔn)
第十四章 Active-VHDL設(shè)計(jì)
14.1 新建設(shè)計(jì)
14.1.1 啟動(dòng)時(shí)新建設(shè)計(jì)
14.1.2 設(shè)計(jì)中新建設(shè)計(jì)
14.2 添加端口
14.3 使用VHDL編輯窗口
14.4 使用設(shè)計(jì)瀏覽器
14.5 添加新文件
14.6 使用語(yǔ)言助手
第十五章 Active-VHDL調(diào)試
15.1 編譯設(shè)計(jì)
15.1.1 Active-VHDL編譯菜單
15.1.2 編譯過(guò)程
15.2 錯(cuò)誤定位
15.3 使用書(shū)簽
15.3.1 添加書(shū)簽
15.3.2 切換書(shū)簽
15.3.3 刪除書(shū)簽
15.4 運(yùn)行仿真
15.4.1 Run方式
15.4.2 Run Until方式
15.4.3 Run For方式
15.4.4 終止仿真
15.4.5 重新開(kāi)始仿真
15.5 使用斷點(diǎn)
15.5.1 語(yǔ)句斷點(diǎn)
15.5.2 信號(hào)斷點(diǎn)
15.6 產(chǎn)生信號(hào)波形
第十六章 Active-VHDL分析
16.1 Active-VHDL分析
16.2 波形分析
16.3 使用信號(hào)列表
16.4 使用查看窗口
16.5 使用進(jìn)程窗口
第十七章 有限狀態(tài)機(jī)
17.1 有限狀態(tài)機(jī)的描述風(fēng)格
17.2 有限狀態(tài)機(jī)的VHDL描述
17.2.1 有限狀態(tài)機(jī)的編碼規(guī)則
17.2.2 有限狀態(tài)機(jī)的描述風(fēng)格
17.2.3 有限狀態(tài)機(jī)描述實(shí)例
17.3 Active-VHDL中的有限狀態(tài)機(jī)
17.4 新建有限狀態(tài)機(jī)
17.4.1 啟動(dòng)Active-VHDL時(shí)新建有限狀態(tài)機(jī)
17.4.2 已進(jìn)入Active-VHDL時(shí)新建有限狀態(tài)機(jī)
17.5 設(shè)計(jì)有限狀態(tài)機(jī)
17.5.1 有限狀態(tài)機(jī)編輯窗口
17.5.2 使用設(shè)計(jì)向?qū)?
17.5.3 有限狀態(tài)機(jī)的詳細(xì)設(shè)計(jì)
17.6 有限狀態(tài)機(jī)的編譯
17.7 有限狀態(tài)機(jī)的仿真
第十八章 綜合
18.1 綜合進(jìn)程
18.2 RTL級(jí)描述
18.3 約束
18.3.1 時(shí)間約束
18.3.2 面積約束
18.4 屬性
18.4.1 驅(qū)動(dòng)
18.4.2 負(fù)載
18.4.3 到達(dá)時(shí)間
18.5 工藝庫(kù)
18.6 綜合
18.6.1 轉(zhuǎn)換
18.6.2 布爾優(yōu)化
18.6.3 映射到門(mén)級(jí)
第十九章 描述實(shí)例