可編程邏輯設(shè)計技術(shù)及應用

第一章 可編程邏輯器件 
1.1 可編程邏輯器件基礎(chǔ) 
1.1.1 可編程邏輯器件的基本結(jié)構(gòu) 
1.1.2 可編程邏輯器件的分類及特點 
1.1.3 可編程邏輯器件的有關(guān)邏輯約定 
1.2 可編程只讀存儲器PROM 
1.2.1 一次可編程只讀存儲器 
1.2.2 可重復編程只讀存儲器 
1.3 可編程陣列邏輯PAL 
1.3.1 PAL器件的基本結(jié)構(gòu) 
1.3.2 PAL器件的輸出及反饋結(jié)構(gòu) 
1.3.3 PAL器件實例介紹 
1.4 可編程通用陣列邏輯GAL 
1.4.1 GAL器件的基本結(jié)構(gòu) 
1.4.2 GAL器件的控制字 
1.4.3 GAL器件行地址分配 
1.4.4 GAL器件命名及性能特點 
第二章 可編程邏輯器件開發(fā)設(shè)計 
2.1 ABEL硬件描述語言 
2.1.1 ABEL語言的語法規(guī)定 
2.1.2 ABEL源文件的基本格式 
2.1.3 ABEL語言的語句 
2.1.4 ABEL語言的指示字 
2.2 ABEL軟件開發(fā)工具 
2.2.1 ABEL軟件開發(fā)系統(tǒng) 
2.2.2 PLD通用編程器 
2.3 PLD應用設(shè)計 
2.3.1 PROM應用設(shè)計 
2.3.2 GAL器件應用設(shè)計 
第三章 在系統(tǒng)可編程技術(shù) 
3.1 在系統(tǒng)可編程邏輯器件 
3.1.1 高密度在系統(tǒng)可編程邏輯器件 
3.1.2 在系統(tǒng)可編程通用數(shù)字開關(guān) 
3.1.3 ISP器件的編程方式 
3.2 ISP器件開發(fā)系統(tǒng) 
3.2.1 設(shè)計流程 
3.2.2 系統(tǒng)進入 
3.2.3 原理圖輸入方式 
3.2.4 編譯過程 
3.2.5 功能仿真 
3.2.6 用戶宏元件符號的建立 
3.2.7 ABEL-HDL語言輸入方式 
3.2.8 混合輸入方式 
3.2.9 JED文件生成與下載 
3.2.10 ispGDS器件的編程 
3.3 在系統(tǒng)可編程邏輯器件應用設(shè)計 
3.3.1 可預置十進制減法計數(shù)器 
3.3.2 脈沖分配器 
3.3.3 序列信號發(fā)生器 
3.3.4 簡易周期信號測試儀 
第四章 VHDL程序設(shè)計及應用 
4.1 VHDL語言 
4.1.1 VHDL的程序結(jié)構(gòu) 
4.1.2 VHDL的語言元素 
4.1.3 VHDL的基本語句 
4.1.4 VHDL的子程序 
4.2 VHDL程序設(shè)計實例 
4.2.1 組合邏輯電路的設(shè)計 
4.2.2 時序邏輯電路的設(shè)計 
4.2.3 狀態(tài)機的設(shè)計 
4.3 MAX+PLUSII軟件開發(fā)系統(tǒng) 
4.3.1 設(shè)計輸入 
4.3.2 設(shè)計項目的編譯 
4.3.3 設(shè)計校驗 
4.3.4 器件編程 
第五章 現(xiàn)場可編程門陣列FPGA 
5.1 FPGA的基本結(jié)構(gòu) 
5.1.1 XC2000/XC3000FPGA基本結(jié)構(gòu) 
5.1.2 XC4000系列FPGA基本結(jié)構(gòu) 
5.1.3 FPGA整體結(jié)構(gòu)舉例 
5.1.4 XilinxFPGA其它系列簡介 
5.2 Xilinx FPGA的開發(fā)系統(tǒng) 
5.2.1 XilinxFPGA的一般設(shè)計流程 
5.2.2 Foundation Series開發(fā)系統(tǒng)簡介 
5.2.3 Xilinx Foundation安裝 
5.2.4 Foundation設(shè)計流程 
5.2.5 VHDL輸入方式設(shè)計 
第六章 數(shù)字系統(tǒng)設(shè)計 
6.1 數(shù)字系統(tǒng)設(shè)計概述 
6.1.1 數(shù)字系統(tǒng)的組成 
6.1.2 數(shù)字系統(tǒng)設(shè)計方法 
6.1.3 數(shù)字系統(tǒng)設(shè)計的一般過程 
6.2 數(shù)字系統(tǒng)的描述方法 
6.2.1 寄存器傳輸語言 
6.2.2 算法狀態(tài)機圖（ASM圖） 
6.2.3 備有記憶文檔的狀態(tài)圖（MDS） 
6.3 數(shù)字系統(tǒng)設(shè)計實例 
6.3.1 自動交通控制系統(tǒng) 
6.3.2 二進制除法器 
6.3.3 樂曲演奏器