可編程器件應用導論

第1章概述
第1節(jié)可編程器件概述
第2節(jié)可編程技術方法
1.2.1編程技術
1.2.2發(fā)展趨勢
第3節(jié)專用集成電路(ASIC)
第4節(jié)可編程邏輯器件PAL和GAL
第5節(jié)可編程器件的分類
第6節(jié)復雜的可編程器件(CPLD)
第7節(jié)現(xiàn)場可編程邏輯門陣列(FPGA)
第8節(jié)可配置計算邏輯陣列
第9節(jié)可編程專用集成電路(ASIC)
第10節(jié)流行可編程器件一覽
第2章可編程器件原理
第1節(jié)概述
第2節(jié)可編程器件基本結構
2.2.1簡單PLD
2.2.2可編程陣列邏輯(PAL)的內(nèi)部結構
2.2.3復雜的CPLD器件結構
2.2.4FPGA器件結構
第3節(jié)基于熔絲技術的可編程器件
第4節(jié)基于EPROM和EEPROM技術的可編程器件
第5節(jié)基于SRAM技術的可編程器件
第6節(jié)基于F1ash的可編程器件
2.6.1閃存結構原理
2.6.2基于閃存的可編程器件
2.6.3用于閃存的可編程器件的EDA工具
2.6.4基于快速閃存的ProASIC500K器件
第7節(jié)流行PLD器件的特征
第8節(jié)FPGA器件的選用指南
第3章可編程器件邊界掃描機構
第1節(jié)概述
第2節(jié)集成電路測試標準——JTAG
3.2.1JTAG邏輯測試電路結構
3.2.2JTAG支持的指令
第3‘節(jié)標難模塊描述
3.3.1測試接入端口TAP
3.3.2TAP控制器
3.3.3指令寄存器
3.3.4邊界掃描寄存器
第4節(jié)集成電路在系統(tǒng)編程標準———JTAG
第5節(jié)JTAG編程應用
3.5.1功能描述
3.5.2下載方式
3.5.3ByteBLASTER信號定義
3.5.4JTAG配置單個FLEXl0K器件
3.5.5JTAG編程單個MAX9000和MAX7000器件
3.5.6JTAG編程或配置多個器件
第4章CPLD——MAX7000系列器件結構
第1節(jié)高密度.低功耗的CPU和FPGA
第2節(jié)MAX7000系列器件的結構和性能
第3節(jié)MAX7000系列器件概述
4.3.1功能描述
4.3.2邏輯陣列塊
4.3.3宏單元
4.3.4可編程連線陣列
4.3.5I/O控制塊
4.3.6可編程速度／功耗控制
4.3.7電壓擺率控制
4.3.83.3V或5V電源下的加工作電平
4.3.9設計加密
4.3.10定時模型
4.3.11一般性測試
第4節(jié)MAX十PLUSII開發(fā)系統(tǒng)
4.4.1器件編程
第5章CPLD———XC9500系列
第1節(jié)結構描述
第2節(jié)功能塊(FB)
第3節(jié)開關矩陣FastCONNECT
第4節(jié)加塊(IOB)
第5節(jié)XC9500器件的其他特性
5.5.1持續(xù)性
5.5.2設計保密性
5.5.3低功耗模式
5.5.4加電特性
第6節(jié)XC9500時序模型
5.6.1時序模型
5.6.2基本時序模型的參數(shù)
第7節(jié)系統(tǒng)內(nèi)編程
5.7.1下載設計文件
5.7.2JTAG用于系統(tǒng)內(nèi)編程
5.7.3ISP編程
第8節(jié)系統(tǒng)級設計問題
第9節(jié)引腳鎖定能力
5.9.1XC9500器件的引腳預分配
5.9.2數(shù)據(jù)通道的資源估算
5.9.3控制通道資源估算
5.9.4引腳預分配的一般規(guī)則
第10節(jié)優(yōu)化設計
5.10.1優(yōu)化密度
5.10.2優(yōu)化時序
5.10.3原理圖優(yōu)化設計方法
5.10.4VHDL程序優(yōu)化設計力
第6章FPGA——XC4000系列
第1節(jié)概述
第2節(jié)結構
6.2.1基本積木塊
6.2.2可配置邏輯功能塊(CLB)
6.2.3輸入／輸出功能塊(10B)
6.2.4三態(tài)緩沖器
6.2.5周邊多輸入譯碼器
6.2.6片內(nèi)振蕩器
第3節(jié)可編程互連
6.3.1互連概述
6.3.2CLB布線連接
6.3.3可編程開關矩陣
6.3.4I/0布線
6.3.5全局網(wǎng)線和緩沖器
第4節(jié)功率分布
第5節(jié)邊界掃描電路
6.5.1XC4000／XC5000邊界掃描特性概述
6.5.2與IEEEll49.1標準的偏差
6.5.3邊界掃描硬件描述
第6節(jié)配置
6.6.1專用引腳
6.6.2配置模式
6.6.3配置順序
6.6.4配置時序
第7章ACEX可編程邏輯系列
第1節(jié)特點
第2節(jié)器件性能
第3節(jié)嵌入式陣列塊EAB
第4節(jié)邏輯陣列塊LAB
第5節(jié)邏輯單元LE
第6節(jié)進位鏈和級聯(lián)鏈
第7節(jié)LE的工作模式
第8節(jié)快速通道互連布線結構
第9節(jié)I/O單元(IOE)
7.9.1行到IOE的連接
7.9.2列到I0E的連接
第10節(jié)封裝
第11節(jié)時鐘鎖定和時鐘自舉
第12節(jié)I／0配置
第13節(jié)電源時序和熱插拔操作
第14節(jié)JTAG邊界掃描支持
第15節(jié)一般性測試
第16節(jié)定時模型
第17節(jié)功耗估算
第18節(jié)配置和操作
第8章具有多核結構的PLD器件
第1節(jié)APEX20可編程邏輯器件系列
第2節(jié)一般描述
第3節(jié)功能描述
8.3.1MegaLAB結構
8.3.2邏輯陣列塊
8.3.3邏輯單元
8.3.4進位鏈和級連鏈
8.3.5LE操作方式
8.3.6FastTrack互聯(lián)
8.3.7乘積項邏輯
8.3.8宏單元
第4節(jié)嵌入系統(tǒng)塊ESB
8.4.1鐘控讀／寫方式
8.4.2鐘控I/O方式
8.4.3單口RAM方式
8.4.4按內(nèi)容尋址存儲器(CAM)
8.4.5驅動信號到ESB
8.4.6ROM中的邏輯實現(xiàn)
8.4.7可編程速度／功耗控制
第5節(jié)I／O結構
8.5.1專用快速I/O
8.5.2高級I/0標準支持
第6節(jié)相同構造輸出引腳
第7節(jié)時鐘鎖定和時鐘引擎
8.7.1APEX20KE時鐘鎖定機構
8.7.2外部PLL反饋
8.7.3時鐘倍頻
8.7.4時鐘相位和延時調(diào)節(jié)
8.7.5LVDS支持
8.7.6時鐘鎖定和時鐘引擎的時序參數(shù)
8.7.7Signa1Tap嵌入式邏輯分析儀
第8節(jié)支持IEEEll49.1標準邊界掃描
8.8.1一般測試
8.8.2工作條件
8.8.3時序模型
8.8.4配置和操作
第9章可編程器件設計方法
第1節(jié)可編程器件設計流程
9.1.1可編程器件的設計流程
9.1.2可編程器件的設計方法
第2節(jié)EPLD設計指南
9.2.1時鐘
9.2.2清除和置位信號
9.2.3組合輸出寄存
9.2.4異步輸入
9.2.5競爭狀態(tài)
9.2.6最小延時
9.2.7加電復位和主復位信號
9.2.8滯留狀態(tài)
9.2.9擴展項鎖存器和觸發(fā)器
9.2.10小結
第3節(jié)EPLD的定時關系
9.3.1引言
9.3.2EPLD內(nèi)部延時參數(shù)
9.3.3交流參數(shù)
9.3.4EPLD定時模型
9.3.5計算時間延時
9.3.6示例
9.3.7小結
第4節(jié)解決EPLD設計中的時間配合問題
9.4.1引言
9.4.2消除毛刺
9.4.3避免異步計數(shù)方式
9.4.4寄存器異步輸入信號
9.4.5小結
第5節(jié)MAX7000器件的試配設計
9.5.1引言
9.5.2試配原則
9.5.3安放LCELL和SOFT緩沖器
9.5.4編譯器錯誤信息
9.5.5小結
第6節(jié)EPLD器件編程故障排除
9.6.1引言
9.6.2編程硬件
9.6.3編程軟件
9.6.4校驗編程硬件
第7節(jié)EPLD器件的功能性故障問題
9.7.1引言
9.7.2排除故障
9.7.3解決定時問題
第8節(jié)PID應用技巧
9.8.1選擇合適的器件,進行合理的邏輯設計
9.8.2注意定時關系,消除競爭冒險
9.8.3其他技巧
第10章可編程器件的測試和設計驗證
第1節(jié)可編程器件基準測試方法
第2節(jié)可編程器件驗證方法
第3節(jié)可編程器件測試設備
第4節(jié)改進驗證和測試方法
第5節(jié)設計流程中的組合測試方案
第6節(jié)可編程器件質(zhì)量標準
第11章可編程器件發(fā)展趨勢
第1節(jié)片上系統(tǒng)
11.1.1片上系統(tǒng)概述
11.1.2系統(tǒng)級芯片設計的集成平臺方法
11.1.3基于IP模塊的片上系統(tǒng)設計技術
11.1.4真正的系統(tǒng)芯片展望
11.1.5單芯片系統(tǒng)設計方法的比較
第2節(jié)嵌入式現(xiàn)場可編程單片系統(tǒng)
第3節(jié)模擬可編程器件
11.3.1在系統(tǒng)可編程模擬電路的結構
11.3.2PAC的接口電路
11.3.3ispPAC的增益調(diào)整方法
第4節(jié)混合可編程器件
第5節(jié)激光可編程器件
第6節(jié)可編程器件技術展望
參考文獻