微型計(jì)算機(jī)原理與應(yīng)用

第一章 微型計(jì)算機(jī)基礎(chǔ)
1.1 概述
1.1.1 計(jì)算機(jī)中的數(shù)值與編碼系統(tǒng)
1.1.2 基本數(shù)據(jù)類(lèi)型
1.1.3 計(jì)算機(jī)的基本結(jié)構(gòu)
1.1.4 指令程序與指令系統(tǒng)
1.2 初級(jí)計(jì)算機(jī)模型
1.2.1 初級(jí)計(jì)算機(jī)組成
1.2.2 微型計(jì)算機(jī)簡(jiǎn)單程序執(zhí)行過(guò)程舉例
1.3 微型計(jì)算機(jī)的產(chǎn)生與發(fā)展
1.4 微型計(jì)算機(jī)的組成
1.4.1 微型計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)
1.4.2 微處理器結(jié)構(gòu)
1.5 微型計(jì)算機(jī)的基本功能與新技術(shù)
1.5.1 順序執(zhí)行技術(shù)
1.5.2 中斷執(zhí)行技術(shù)
1.5.3 流水線與并行執(zhí)行技術(shù)
1.5.4 推測(cè)執(zhí)行技術(shù)
1.5.5 超順序執(zhí)行技術(shù)
1.5.6 精簡(jiǎn)指令集計(jì)算機(jī)技術(shù)
1.5.7 多媒體MMX與3D NOW！技術(shù)
1.5.8 存儲(chǔ)管理技術(shù)
1.6 現(xiàn)代微型計(jì)算機(jī)模型
1.6.1 現(xiàn)代微型計(jì)算機(jī)模型的引入
1.6.2 復(fù)雜微型計(jì)算機(jī)模型結(jié)構(gòu)
1.7 現(xiàn)代微型計(jì)算機(jī)系統(tǒng)組成結(jié)構(gòu)舉例
1.7.1 現(xiàn)代微型計(jì)算機(jī)系統(tǒng)組成結(jié)構(gòu)
1.7.2 微型計(jì)算機(jī)的硬件系統(tǒng)
第二章 CPU物理結(jié)構(gòu)特性
2.1 微處理器內(nèi)部結(jié)構(gòu)
2.1.1 X86系列微處理器內(nèi)部結(jié)構(gòu)發(fā)展
2.1.2 8086/8088處理器
2.1.3 80286處理器
2.1.4 80386微處理器
2.1.5 80486微處理器
2.1.6 第五代微處理器
2.1.7 第六代微處理器
2.2 微處理器接口信號(hào)
2.2.1 X86系列微處理器接口信號(hào)綜述
2.2.2 時(shí)鐘、初始化信號(hào)
2.2.3 地址及其校驗(yàn)信號(hào)
2.2.4 數(shù)據(jù)及其校驗(yàn)信號(hào)
2.2.5 錯(cuò)誤檢測(cè)信號(hào)
2.2.6 總線的定義、控制、仲裁信號(hào)
2.2.7 浮點(diǎn)錯(cuò)誤處理信號(hào)FERR＃（輸出）、IGNNE＃（輸入）
2.2.8 高速緩存Cache控制、窺探、清除信號(hào)
2.2.9 中斷控制信號(hào)
2.2.10 系統(tǒng)管理中斷SMI＃（輸入）SMIACT＃（輸出）
2.2.11 芯片測(cè)試信號(hào)
2.2.12 多CPU支持信號(hào)
2.2.13 斷點(diǎn)／性能監(jiān)視信號(hào)PMO／BPO、PM1／BP1、BP3—2
2.2.14 電源、電壓控制信號(hào)
2.3 微處理器工作狀態(tài)
2.3.1 暫停狀態(tài)（Halt State）
2.3.2 停止允許狀態(tài)（Stop Grant State）
2.3.3 停止允許窺探狀態(tài)（Stop Grant Snoop State）
2.3.4 睡眠狀態(tài)（Sleep State）
2.3.5 停止時(shí)鐘狀態(tài)（Stop Clock State）
2.4 微處理器總線周期
2.4.1 物理存儲(chǔ)器與I/O接口
2.4.2 數(shù)據(jù)傳輸機(jī)制
2.4.3 總線周期狀態(tài)定義與狀態(tài)轉(zhuǎn)換
2.4.4 總線周期定義與分類(lèi)
2.4.5 8086/8088的總線操作與時(shí)序
2.4.6 存儲(chǔ)器讀寫(xiě)周期
2.4.7 I/O讀寫(xiě)周期
2.4.8 查詢與總線仲裁周期
2.4.9 特殊總線周期
2.4.10 內(nèi)部窺探
第三章 CPU系統(tǒng)應(yīng)用結(jié)構(gòu)
3.1 系統(tǒng)結(jié)構(gòu)
3.1.1 綜述
3.1.2 操作模式
3.1.3 系統(tǒng)標(biāo)志與標(biāo)志寄存器
3.1.4 存儲(chǔ)器管理寄存器
3.1.5 控制寄存器
3.1.6 系統(tǒng)級(jí)指令簡(jiǎn)述
3.2 存儲(chǔ)器系統(tǒng)級(jí)管理
3.2.1 綜述
3.2.2 分段管理
3.2.3 物理地址空間
3.2.4 邏輯與線性地址
3.2.5 系統(tǒng)描述符類(lèi)型
3.2.6 分頁(yè)管理
3.2.7 轉(zhuǎn)換旁視緩沖器組TLB
3.2.8 物理地址空間的擴(kuò)展
3.2.9 從段到頁(yè)的映射
3.3 保護(hù)模式下的操作
3.3.1 段頁(yè)保護(hù)的允許與禁止
3.3.2 段級(jí)與頁(yè)級(jí)保護(hù)時(shí)所采用的控制位與標(biāo)志
3.3.3 段界限檢查
3.3.4 類(lèi)型檢查
3.3.5 特權(quán)級(jí)
3.3.6 訪問(wèn)數(shù)據(jù)段時(shí)的特權(quán)級(jí)檢查
3.3.7 在兩個(gè)代碼段之間控制程序轉(zhuǎn)換時(shí)對(duì)特權(quán)級(jí)的檢查
3.3.8 用于特權(quán)級(jí)的操作指令
3.3.9 指針的有效性
3.3.10 頁(yè)面級(jí)的保護(hù)
3.3.11 分頁(yè)與分段保護(hù)的綜合考慮
3.4 實(shí)模式與虛擬8086模式下的操作
3.4.1 實(shí)地址模式綜述
3.4.2 實(shí)模式下的地址轉(zhuǎn)換
3.4.3 實(shí)模式下支持的寄存器
3.4.4 實(shí)模式下支持的指令
3.4.5 虛擬8086模式
3.4.6 虛擬8086模式下的進(jìn)入與退出
3.4.7 虛擬8086模式下的輸入輸出I/O
3.5 中斷與異常處理
3.5.1 綜述
3.5.2 異常與中斷矢量
3.5.3 異常分類(lèi)
3.5.4 程序與任務(wù)的重新啟動(dòng)
3.5.5 中斷的允許與禁止
3.5.6 中斷與異常的優(yōu)先級(jí)
3.5.7 中斷描述符表IDT
3.5.8 異常與中斷的處理
3.5.9 錯(cuò)誤代碼
3.5.10 實(shí)模式下中斷與異常的處理
3.5.11 虛擬8086模式下中斷與異常的處理
3.5.12 保護(hù)模式下的虛擬中斷
3.6 任務(wù)管理
3.6.1 綜述
3.6.2 任務(wù)管理的數(shù)據(jù)結(jié)構(gòu)
3.6.3 任務(wù)轉(zhuǎn)換
3.6.4 任務(wù)連接
3.6.5 任務(wù)地址空間
3.6.6 16位任務(wù)狀態(tài)段TSS
第四章 半導(dǎo)體存儲(chǔ)器
4.1 半導(dǎo)體存儲(chǔ)器簡(jiǎn)介
4.1.1 存儲(chǔ)器子系統(tǒng)分級(jí)組成
4.1.2 半導(dǎo)體存儲(chǔ)器分類(lèi)與發(fā)展
4.2 只讀存儲(chǔ)器ROM
4.2.1 掩膜ROM
4.2.2 EPROM單元存儲(chǔ)電路
4.2.3 電擦除可編程型只讀存儲(chǔ)器E2PROM
4.2.4 新一代可編程只讀存儲(chǔ)器FLASH
4.3 靜態(tài)存儲(chǔ)器SRAM
4.3.1 單元存儲(chǔ)電路
4.3.2 SRAM內(nèi)部結(jié)構(gòu)
4.3.3 同步突發(fā)靜態(tài)隨機(jī)存儲(chǔ)器SB SRAM
4.3.4 高速緩沖存儲(chǔ)器Cache應(yīng)用
4.3.5 多端口靜態(tài)隨機(jī)存儲(chǔ)器Mutil-SRAM
4.3.6 先進(jìn)先出存儲(chǔ)器FIFO
4.3.7 非揮發(fā)靜態(tài)隨機(jī)存儲(chǔ)器NV SRAM
4.4 簡(jiǎn)單的存儲(chǔ)器應(yīng)用設(shè)計(jì)
4.4.1 進(jìn)行存儲(chǔ)器應(yīng)用設(shè)計(jì)時(shí)應(yīng)注意的問(wèn)題
4.4.2 典型CPU與存儲(chǔ)器的連接
4.5 動(dòng)態(tài)存儲(chǔ)器DRAM
4.5.1 基本單元存儲(chǔ)電路
4.5.2 簡(jiǎn)單動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器DRAM芯片舉例
4.5.3 擴(kuò)展數(shù)據(jù)輸出動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器EDO DRAM
4.5.4 同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器SDRAM
4.5.5 突發(fā)存取的高速動(dòng)態(tài)隨機(jī)存儲(chǔ)器Rambus DRAM
第五章 總線技術(shù)
5.1 總線技術(shù)的概述
5.1.1 總線的基本概念
5.1.2 總線的基本功能
5.2 總線的基本結(jié)構(gòu)
5.3 總線的基本操作
5.3.1 總線的仲裁
5.3.2 總線的聯(lián)絡(luò)
5.3.3 總線上數(shù)據(jù)傳輸?shù)念?lèi)型
5.4 總線標(biāo)準(zhǔn)的分類(lèi)
5.4.1 總線標(biāo)準(zhǔn)簡(jiǎn)介
5.4.2 XT、ISA與EISA總線
5.5 PCI局部總線
5.5.1 PCI總線概述
5.5.2 PCI總線接口信號(hào)
5.5.3 PCI總線基本操作
5.5.4 PCI總線配置空間
5.5.5 高速圖形接口AGP
第六章 微型計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)
6.1 微型計(jì)算機(jī)結(jié)構(gòu)的發(fā)展
6.1.1 PC／XT總線的微型計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)
6.1.2 PC AT／ISA總線的微型計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)
6.1.3 EISA總線的微型計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)
6.1.4 IBM MCA總線的微型計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)
6.1.5 典型PCI/ISA總線的微型計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)
6.1.6 PCI/ISA總線的微型計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)實(shí)例
6.1.7 AGP／PCI總線的微型計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)
6.2 現(xiàn)代微型計(jì)算機(jī)體系結(jié)構(gòu)
6.2.1 現(xiàn)代微型計(jì)算機(jī)體系結(jié)構(gòu)簡(jiǎn)介
6.2.2 系統(tǒng)控制邏輯功能與結(jié)構(gòu)
6.2.3 系統(tǒng)控制邏輯工作方式
6.2.4 系統(tǒng)控制邏輯典型功能
6.2.5 系統(tǒng)時(shí)鐘與系統(tǒng)復(fù)位控制
第七章 微型計(jì)算機(jī)系統(tǒng)接口
7.1 計(jì)算機(jī)基本功能控制
7.1.1 定時(shí)與計(jì)數(shù)控制
7.1.2 中斷過(guò)程控制
7.1.3 直接存儲(chǔ)器訪問(wèn)DMA控制
7.1.4 智能驅(qū)動(dòng)電路IDE接口
7.1.5 通用串行總線（USB）
7.2 系統(tǒng)接口控制邏輯（SICL）
7.2.1 系統(tǒng)接口控制邏輯典型功能
7.2.2 系統(tǒng)接口控制邏輯的功能配置
7.2.3 PCI/ISA轉(zhuǎn)換控制