VLSI概論

第1章 VLSI與MOS器件
1.1 前言
1.1.1 集成電路的發(fā)展
1.1.2 集成電路制作技術(shù)簡介
1.2 加強型MOS
1.2.1 nMOS
1.2.2 pMOS
1.3 互補式MOS（CMOS）
1.4 體效應（Body Effect）
1.5 Latch-Up效應
1.6 臨界電壓
1.7 小結(jié)
1.8 習題
第2章 CMOS制造技術(shù)
2.1 集成電路基本制造技術(shù)
2.1.1 摻雜技術(shù)（Dopping）
2.1.2 氧化技術(shù)（Oxidation）
2.1.3 累晶技術(shù)（Epitaxial）
2.1.4 蝕刻技術(shù)（Etching）
2.1.5 其他相關(guān)技術(shù)
2.2 CMOS制造技術(shù)
2.2.1 P型阱CMOS技術(shù)
2.2.2 N型階CMOS技術(shù)
2.3 設(shè)計規(guī)則（Design Rule）
2.4 合格率（Yield）
2.5 小結(jié)
2.6 習題
第3章 MOS基本電路介紹
3.1 當作開關(guān)使用的MOS
3.2 MOS基本邏輯電路
3.2.1 反相器（Inverter）
3.2.2 與非門（NAND）
3.2.3 或非門（NOR）
3.2.4 復合邏輯電路（Compound Logic Gate）
3.2.5 多任務(wù)器
3.2.6 存儲單元
3.3 設(shè)計電路應考慮的問題
3.3.1 驅(qū)動較大負載的電路
3.3.2 電子移轉(zhuǎn)現(xiàn)象（Electro Migration）
3.3.3 接線電容進一步的考慮
3.4 小結(jié)
3.5 習題
第4章 電路性能分析
4.1 電阻估算
4.1.1 溝道電阻（Channel Resistance）
4.1.2 非長方形物質(zhì)的電阻值
4.2 電容估算
4.2.1 柵極電容
4.2.2 擴散層電容
4.2.3 其他電容
4.2.4 導線長度的限制
4.3 延遲時間（Delay Time）
4.3.1 上升時間（Rise Time）
4.3.2 下降時間（Fall Time）
4.3.3 晶體管尺寸大小
4.3.4 時間延遲的估算
4.4 直流轉(zhuǎn)移曲線
4.5 功率消耗（Power Dissipation）
4.5.1 靜態(tài)功率消耗
4.5.2 動態(tài)功率消耗
4.6 CMOS和nMOS的比較
4.7 小結(jié)
4.8 習題
第5章 CMOS電路設(shè)計
5.1 邏輯電路設(shè)計
5.1.1 時鐘靜態(tài)邏輯（Clocked Static Logic）
5.1.2 動態(tài)CMOS邏輯（Dynamic CMOS Logic）
5.1.3 CMOS多米諾骨牌邏輯（CMOS Domino Logic）
5.1.4 管線式電路（Pipeline Circuit）
5.2 設(shè)計時考慮的要素
5.2.1 晶體管的尺寸大小
5.2.2 邏輯門的輸入個數(shù)
5.2.3 漏極與源極電容
5.3 輸入輸出電路結(jié)構(gòu)（I/O PAD Structure）
5.3.1 整體架構(gòu)
5.3.2 VDD和Vss PADs
5.3.3 輸出PAD（Output PAD）
5.3.4 輸入PAD（Input PAD）
5.3.5 三態(tài)PAD（Tri-State PAD）
5.3.6 雙向PAD（Bidirectional PAD）
5.4 一些特殊CMOS電路
5.4.1 虛擬nMOS（Pseudo nMOS）
5.4.2 傳輸邏輯（Pass Transistor Logic）
5.4.3 差分開關(guān)邏輯（Differntial Cascode Voltape Switch Logic）
5.5 各種邏輯電路比較
5.6 小結(jié)
5.7 習題
第6章 集成電路設(shè)計與布局方法
6.1 布局法
6.2 光罩與條形圖
6.2.1 從條形圖到布局圖
6.2.2 基本邏輯電路布局圖
6.2.3 布局時應注意的問題
6.3 設(shè)計方式
6.3.1 結(jié)構(gòu)化設(shè)計
6.3.2 門陣列（Gate Array）設(shè)計
6.3.3 標準單元（Standard Cell）設(shè)計
6.3.4 全定制（Full Custom）設(shè)計
6.3.5 以上三種設(shè)計方式的比較
6.3.6 可編程邏輯數(shù)組（PLA）設(shè)計
6.4 設(shè)計者的工具箱
6.4.1 邏輯層次（Logical Level）
6.4.2 開關(guān)層次（Switch Level）
6.4.3 時序?qū)哟危═iming Level）
6.4.4 電路層次（Circuit Level）
6.4.5 電路圖編輯器（Schematic Editor）
6.4.6 布局圖編輯器（Layout Editor）
6.5 小結(jié)
6.6 習題
第7章 低功率電路設(shè)計與可測試性電路設(shè)計
7.1 低功率電路設(shè)計
7.1.1 各種功率的消耗
7.1.2 低功率電路設(shè)計的方向
7.1.3 低功率電路設(shè)計的電路結(jié)構(gòu)
7.2 可測試性電路設(shè)計
7.2.1 錯誤模型（Fault Model）
7.2.2 測試樣本的產(chǎn)生
7.2.3 可測試性（Testability）
7.2.4 掃描設(shè)計（Scan Design）
7.2.5 周邊掃描標準
7.2.6 自我檢查電路設(shè)計
7.3 小結(jié)
7.4 習題
第8章 子電路系統(tǒng)設(shè)計
8.1 加法器
8.1.1 進位鏈加法器
8.1.2 進位鏈加/減法器
8.1.3 先行進位加法器（Carry Look-Ahead Adder）
8.1.4 曼徹斯特進位鏈加法器（Manchester Carry Chain Adder）
8.2 乘法器
8.2.1 平行乘法器（Parallel Multiplier）
8.2.2 飛擊式乘法器（On-The-Fly Multiplier）
8.2.3 管線式乘法器（Pipeline Multiplier）
8.3 計數(shù)器
8.3.1 異步計數(shù)器
8.3.2 同步計數(shù)器
8.4 內(nèi)存
8.4.1 RAM
8.4.2 ROM
8.5 小結(jié)
8.6 習題
第9章 Magic介紹
9.1 Magic簡介
9.2 Magic的使用
9.2.1 起步
9.2.2 編輯命令
9.2.3 階層式布局的運用
9.2.4 其他特殊工具與命令
9.2.5 各類文件輸出
9.3 IRSIM的使用
9.3.1 啟動
9.3.2 狀態(tài)設(shè)定
9.3.3 狀態(tài)觀察
9.3.4 電路仿真
9.4 小結(jié)
9.5 習題
第10章 Tanner Tools Pro簡介
10.1 Tanner的設(shè)計流程
10.2 Tanner Tools Pro在IC設(shè)計流程上的地位
10.3 Tanner Tools Pro包含的軟件
10.4 系統(tǒng)需求
第11章 S-Edit
11.1 S-Edit的窗口介紹
11.2 S-Edit的文件結(jié)構(gòu)
11.3 S-Edit設(shè)定
11.4 開始進行設(shè)計
11.5 編輯與繪制
11.6 電路的聯(lián)結(jié)
11.7 屬性與電路文件
11.8 例子導引
11.9 練習
11.10 計劃
第12章 L-Edit與LVS
12.1 L-Edit的窗口介紹
12.2 L-Edit設(shè)定
12.3 文件與細胞（Cells）
12.4 布局
12.5 查找與編輯
12.6 產(chǎn)生層次（generate layers）
12.7 剖面圖（CrosS-Section Viewer）
12.8 例子導引
12.9 DRC、EXT、SPR與LVS
12.10 DRC
12.11 EXT
12.12SPR
12.13 CIF與GDSII文件的轉(zhuǎn)入與轉(zhuǎn)出
12.14 Lab：SPR的使用
12.15 LVS
12.16 練習
12.17 計劃
第13章 T-Spice與W-Edit
13.1 T-Spice的窗口介紹
13.2 T-Spice命令工具
13.3 W-Edit
13.4 W-Edit的窗口介紹
13.5 練習
第14章 LAB四位加法器
14.1 基本單元電路的設(shè)計與仿真
14.2 基本單元的布局與驗證
14.3 較大區(qū)塊電路的驗證
14.4 整個系統(tǒng)的驗證
14.5 整個系統(tǒng)的布局與驗證
14.6 結(jié)論
附錄 教育性晶片
參考文獻