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內(nèi)容簡(jiǎn)介

　　本書(shū)詳述計(jì)算機(jī)及ASIC高級(jí)綜合與混合級(jí)模擬的基本理論與關(guān)鍵技術(shù)。全書(shū)共分八章。前三章討論高級(jí)綜合的涵義，VHDL編譯及其可綜合子集的實(shí)現(xiàn)方法。第四章給出HLS/BIT系統(tǒng)多目標(biāo)化模型、高度和分配算法及優(yōu)化策略。最后給出許多綜合與驗(yàn)證的實(shí)驗(yàn)。第五章詳述與底層工藝設(shè)計(jì)銜接問(wèn)題。提出RTL工藝無(wú)關(guān)和工藝相關(guān)兩級(jí)映射策略及知識(shí)制導(dǎo)的RTL工藝映射方法。最后給出面向FPGA目標(biāo)的映射結(jié)果。第六章討論邏輯圖生成的實(shí)用技術(shù)。第七章討論HLS/BIT模擬模型的建立及數(shù)據(jù)結(jié)構(gòu)，給出各種模擬算法。第八章列舉VDHL某些典型應(yīng)用示例。　本書(shū)適用于從事計(jì)算機(jī)及ASIC設(shè)計(jì)自動(dòng)化的研究人員參考，也可作為高等學(xué)校計(jì)算機(jī)、自動(dòng)控制、電子工程專(zhuān)業(yè)研究生及高年級(jí)學(xué)生的教學(xué)參考書(shū)。

作者簡(jiǎn)介

　　劉明業(yè)　男，漢族，教授，1934年6月出生，遼寧營(yíng)口人。1959年畢業(yè)于哈爾濱工業(yè)大學(xué)電子計(jì)算機(jī)專(zhuān)業(yè)，1985年于北京工業(yè)學(xué)院（現(xiàn)北京理工大學(xué)）晉升教授，1990年經(jīng)國(guó)務(wù)院學(xué)位委員會(huì)評(píng)定為計(jì)算機(jī)應(yīng)用學(xué)科博士生導(dǎo)師。北京理工大學(xué)ASIC研究所所長(zhǎng)，校外兼任《計(jì)算機(jī)輔助設(shè)計(jì)與圖形學(xué)學(xué)報(bào)》副主編，計(jì)算機(jī)學(xué)會(huì)計(jì)算機(jī)輔助設(shè)計(jì)與圖形學(xué)專(zhuān)業(yè)委員會(huì)副主任，中國(guó)科技大學(xué)研究生院兼職教授。長(zhǎng)期從事計(jì)算機(jī)和ASIC設(shè)計(jì)自動(dòng)化的研究與教學(xué)工作。專(zhuān)長(zhǎng)為硬件描述語(yǔ)言、高級(jí)綜合與模擬技術(shù)，代表性論著有《專(zhuān)用集成電路高級(jí)綜合理論》（北京理工大學(xué)出版社，1998年）、《計(jì)算機(jī)輔助邏輯設(shè)計(jì)理論》（科學(xué)出版社，1985年）、《數(shù)字系統(tǒng)自動(dòng)設(shè)計(jì)》（高等教育出版社，1995年）、“求介多輸出函數(shù)覆蓋問(wèn)題的覆蓋矩陣取補(bǔ)法”（《計(jì)算機(jī)學(xué)報(bào)》，1983年第三期）、“VHDL高級(jí)綜合中某些關(guān)鍵問(wèn)題的技術(shù)決策”（《計(jì)算機(jī)學(xué)報(bào)》，1997年第六期）等。有“專(zhuān)用集成電路VHDL高級(jí)綜合與混合的模擬系統(tǒng)”等六項(xiàng)成果獲部級(jí)獎(jiǎng)勵(lì)。

圖書(shū)目錄

第一章電子系統(tǒng)設(shè)計(jì)自動(dòng)化技術(shù)與VHDL語(yǔ)言
1.1 EDA技術(shù)的強(qiáng)大生命力
1.2 高級(jí)綜合技術(shù)的出現(xiàn)
1.3 VHDL語(yǔ)言的產(chǎn)生與特點(diǎn)
1.4 VHDL語(yǔ)言高級(jí)綜合系統(tǒng)的組成
1.5 VHDL語(yǔ)言多層次模擬的驗(yàn)證作用
1.6 VHDL語(yǔ)言版本的發(fā)展
1.7 本章小結(jié)
第二章 VHDL編譯系統(tǒng)
2.1 VHDL語(yǔ)言編譯系統(tǒng)的作用與地位
2.2 VHDL語(yǔ)言編譯系統(tǒng)的結(jié)構(gòu)及需求分析
2.3 VHDL語(yǔ)言編譯系統(tǒng)的設(shè)計(jì)
2.4 VHDL語(yǔ)言詞法分析器的設(shè)計(jì)與實(shí)現(xiàn)
2.5 自動(dòng)生成語(yǔ)法分析程序的工具-YACC簡(jiǎn)介
2.6 VHDL語(yǔ)言語(yǔ)法分析器的設(shè)計(jì)
2.7 VHDL編譯系統(tǒng)符號(hào)表的管理
2.8 VHDL語(yǔ)言編譯系統(tǒng)中間格式的設(shè)計(jì)
2.9 產(chǎn)生式的書(shū)寫(xiě)及沖突處理
2.10 表達(dá)式的編譯
2.11 VHDL語(yǔ)言編譯中層次問(wèn)題及信息可見(jiàn)性問(wèn)題
2.12 VHDL語(yǔ)言中別名、重載、接口表、子程序的處理
2.13 VHDL語(yǔ)言編譯中指令結(jié)構(gòu)分析
2.14 編譯器錯(cuò)誤檢查處理的內(nèi)容和策略
2.15 VHDL語(yǔ)言編譯的錯(cuò)誤處理
2.16 VHDL語(yǔ)言編譯中的信息變換
2.17 本章小結(jié)
第三章 VHDL語(yǔ)言綜合子集及其實(shí)現(xiàn)方法
3.1 VHDL語(yǔ)言的可綜合性
3.2 VHDL語(yǔ)言綜合子集的確立
3.3 VHDL語(yǔ)言綜合子集的實(shí)現(xiàn)方法
3.4 HLS/BIT系統(tǒng)的設(shè)計(jì)流程
3.5 本章小結(jié)
第四章高級(jí)綜合的基本內(nèi)容和方法
4.1 高級(jí)綜合的模型
4.2 操作的調(diào)度問(wèn)題
4.3 典型調(diào)度算法回顧
4.4 資源分配問(wèn)題
4.5 HLS/BIT中的調(diào)度及分配算法
4.6 控制信息的提取
4.7 模擬驗(yàn)證方法及其實(shí)現(xiàn)
4.8 模擬結(jié)果的比較分析
4.9 本章小結(jié)
第5章工藝映射技術(shù)
5.1 引言
5.2 工藝映射的處理時(shí)機(jī)
5.4 邏輯綜合系統(tǒng)中的工藝映射技術(shù)
5.5 面向FPGA的工藝映射方法
5.6 寄存器傳輸級(jí)兩級(jí)映射管理
5.7 RTL工藝無(wú)關(guān)映射的形式描述
5.8 RTL約束部件庫(kù)
5.9 基于決策樹(shù)的RTL工藝無(wú)關(guān)映射
5.10 知識(shí)制導(dǎo)的RTL工藝映射方法
5.11 問(wèn)題描述
5.12 控制知識(shí)
5.13 形式化算法
5.14 RTL映射系統(tǒng)HLS/BIT-TECHMAP的實(shí)現(xiàn)
5.15 智能的束部件庫(kù)
5.16 RTL工藝無(wú)關(guān)與工藝相關(guān)的映射
5.17 與FPGA開(kāi)發(fā)系統(tǒng)的接口
5.18 RTL映射結(jié)果的模擬驗(yàn)證方法
……
第六章邏輯圖自動(dòng)生成技術(shù)
第七章 VHDL語(yǔ)言模擬及調(diào)試方法
第八章 VHDL語(yǔ)言應(yīng)用技術(shù)
參考文獻(xiàn)
本書(shū)專(zhuān)用術(shù)語(yǔ)中英文對(duì)照