FPGA設計及應用

第1章 可編程邏輯器件概述
1.1 EDA和PLD發(fā)展概況
1.1.1 EDA技術發(fā)展概況
1.1.2 PLD的發(fā)展概況
1，2 可編程邏輯器件的基本結構
1.2.1 簡單PLD的基本結構
1.2.2 EPLD和CPLD的基本結構
1.2.3 FPGA的基本結構
1.3 可編程邏輯器件的設計
1.3.1 基本設計方法
1.3.2 設計流程
第2章 Altera可編程邏輯器件
2.1 Altera產品概述
2.1.1 Altera PLD的特點
2.1.2 Altera器件系列
2.2 FLEX系列
2.2.1 FLEXl0K系列
2.2.2 ACEXlK系列
2.2.3 FLEX8000系列
2.2.4 FLEX6000系列
2.3 MAX系列
2.3.1 MAX9000系列
2.3.2 MAX7000系列
2.3.3 MAX5000系列
2.3.4 MAX3000A系列
2.3.5 Classic系列
2.4 APEX系列
2.4.1 APEX20K系列
2.4.2 APEX II系列
2.5 Mercury系列
2.6 Excalibur系列
2.7 Stratix系列
2.8 其它PLD公司及其產品簡介
2.8.1 其它PLD公司簡介
2.8.2 Xilinx公司產品
2.8.3 Lattice-Vantis公司產品
第3章 Altera可編程邏輯器件開發(fā)軟件
3.1 概述
3.1.1 設計軟件流程圖
3.1.2 MAX+PLUS II開發(fā)軟件簡介
3.1.3 QuanusII開發(fā)軟件簡介
3.1.4 多平臺及其它EDA工具
3.2 MAX+PLUSII開發(fā)軟件
3.2.1 MAX+PLUS II的安裝
3.2.2 操作環(huán)境
3.2.3 設計輸入
3.2.3.1 圖形設計輸入方法
3.2.3.2 文本設計輸入方法
3.2.3.3 創(chuàng)建頂層設計文件
3.2.3.4 層次顯示
3.2.3.5 編輯用戶庫
3.2.4 設計項目的編譯
3.2.4.1 編譯前準備
3.2.4.2 運行編譯器
3.2.4.3 在底層平面圖編輯器中觀察適配結果
3.2.4.4 引腳鎖定
3.2.5 模擬仿真和定時分析
3.2.6 器件編程
3.3 Quartus II開發(fā)軟件
3.3.1 Quartus II的安裝
3.3.2 設計輸入
3.3.3 設計項目的編譯
3.3.3.1 編譯設置
3.3.3.2 資源分配
3.3.3.3 編譯設計
3.3.3.4 在最后的編譯平面團中查看適配結果
3.3.3.5 分配邏輯到ESB
3.3.4 延時分析和仿真
3.3.4.1 QuartusII的延時分析
3.3.4.2 仿真
3.3.5 器件編程
3.3.5.1 打開下載窗口
3.3.5.2 設置下載電纜
3.3.5.3 開始編程
3.3.6 Quartus II 2.0版設計軟件的新特點
第4章 第三方工具軟件
4.1 概述
4.1.1 HDL語言
4.1.2 常用的第三方工具軟件
4.2 FPGA Express開發(fā)工具軟件
4.2.1 特點
4.2.2 設計流程
4.2.3 設計分析
4.2.4 FPGA腳本工具FST
4.2.5 提示與技巧
4.3 LeonardoSpectrum開發(fā)工具軟件
第5章 Altera器件編程與配置
5.1 Altera器件的命名
5.2 PLD器件測試電路板
5.3 ByteBlaster并口下載電纜
5.3.1 原理與連接
5.3.2 被動串行(PS)模式
5.3.3 JTAG模式
5.3.4 軟件編程和配置步驟
5.4 ByteBlasterMV并口下載電纜
5.4.1 特點
5.4.2 功能描述
5.4.3 軟件編程和配置步驟
5.5 MasterBlaster串行／USB通信電纜
5.5.1 特點
5.5.2 功能描述
5.5.3 被動串行(PS)模式
5.5.4 JTAG模式
5.6 BitBlaster串行下載電纜
5.6.1 特點
5.6.2 功能描述
5.7 FPGA的芯片配置
5.7.1 對單個器件的配置
5.7.2 對多個器件的配置
第6章 FPGA設計中的基本問題
6.1 數的表示方法
6.1.1 無符號整數
6.1.2 二進制補碼
6.1.3 無符號小數
6.1.4 帶符號小數的二進制補碼
6.1.5 格雷碼
6.1.6 帶符號整數
6.1.7 偏移二進制補碼
6.1.8 浮點數和塊浮點數
6.2 有限字長的影響
6.3 時鐘問題
6.3.1 全局時鐘
6.3.2 門控時鐘
6.3.3 多級邏輯時鐘
6.3.4 行波時鐘
6.3.5 多時鐘系統(tǒng)
6.4 建立和保持時間
6.5 冒險現(xiàn)象
6.6 清零和置位信號
6.7 信號的延時
6.8 器件結構與實際系統(tǒng)的匹配
6.9 電路結構與器件速度和成本之間的關系
6.10 器件加密
6.11 設計文檔
第7章 MAX+PLUS II開發(fā)軟件中的宏模塊及其應用
7.1 時序電路宏模塊
7，1.1 觸發(fā)器
7.1.2 鎖存器
7.1.3 計數器
7.1.4 分頻器
7.1.5 多路復用器
7.1.6 移位寄存器
7.2 運算電路宏模塊
7.2.1 加法器和減法器
7.2.2 乘法器
7.2.3 除法器
7.2.4 絕對值運算
7.2.5 數值比較器
7.2.6 編碼器和譯碼器
7.2.7 奇偶校驗器
7.3 存儲器宏模塊
7.3.1 RAM宏模塊
7.3.2 FIFO宏模塊
7.3.3 ROM的設計
7.3.4 存儲器設計中應注意的一個問題
第8章 FPGA電路設計實例
8.1 m序列產生器
8.2 任意序列產生器
8.3 數字相關器
8.4 漢明距離的電路計算
8.4.1 計數法
8.4.2 邏輯函數法
8.4.3 查找表法
8.4.4 求和網絡法
8.4.5 組合應用
8.5 交織編碼器
8.5.1 交織編碼的原理
8.5.2 利用移位寄存器實現(xiàn)交織編碼
8.5.3 利用存儲器實現(xiàn)交織編碼
8.6 直接數字頻率合成
8.7 誤碼率在線測試
8.7.1 誤碼檢測電路的設計
8.7.2 誤碼檢測電路的波形仿真
8.7.3 誤碼檢測電路的測試及實現(xiàn)
8.7.4 誤碼率在線測試電路的設計
8.7.5 硬件電路的調試與實現(xiàn)
第9章 FPGA高端開發(fā)技術
9.1 可再配置計算
9.2 可編程單芯片系統(tǒng)
9.3 IP模塊
9.3.1 IP模塊的定義
9.3.2 IP模塊的分類
9.3.3 Altera公司的IP模塊及其使用流程
9.3.4 OpenCore的安裝
9.4 開發(fā)具有自主知識產權的IP模塊
附錄A MAX+PLUS II文件的后綴
附錄B 相關網址檢索
附錄C 光盤文件索引
參考文獻