數(shù)字邏輯

1 邏輯理論基礎
1.1 概述
1.1.1 數(shù)字邏輯研究的對象及方法
1.1.2 數(shù)字邏輯的應用與發(fā)展
1.2 數(shù)制及其轉換
1.2.1 進位計數(shù)制
1.2.2 數(shù)制轉換
1.3 帶符號的二進制數(shù)的代碼表示
1.3.1 原碼
1.3.2 反碼
1.3.3 補碼
1.3.4 浮點數(shù)的二進制數(shù)
1.4 編碼
1.4.1 二進制編碼
1.4.2 二一十進制編碼
1.4.3 可靠性編碼
1.4.4 字符編碼
本章小結
復習思考題與習題
2 邏輯代數(shù)基礎
2.1 邏輯函數(shù)
2.1.1 邏輯函數(shù)的基本概念
2.1.2 邏輯函數(shù)的表示方法
2.1.3 基本邏輯運算
2.2 邏輯代數(shù)
2.2.1 邏輯代數(shù)的基本定律
2.2.2 邏輯代數(shù)的基本規(guī)則
2.2.3 邏輯函數(shù)表達式的形式
2.3 邏輯函數(shù)的化簡
2.3.1 用代數(shù)法化簡邏輯函數(shù)
2.3.2 用卡諾圖化簡邏輯函數(shù)
2.3.3 用蘊涵法化簡邏輯函數(shù)
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復習思考題與習題
3 組合邏輯
3.1 門電路
3.1.1 簡單邏輯門電路
3.1.2 復合邏輯門電路
3.1.3 門電路的實現(xiàn)
3.2 組合邏輯分析
3.2.1 分析方法概述
3.2.2 分析舉例
3.3 組合邏輯設計
3.3.1 設計方法概述
3.3.2 邏輯問題的描述
3.3.3 設計舉例
3.3.4 特殊問題的邏輯設計
3.4 組合邏輯電路的險象
3.4.1 險象的產(chǎn)生
3.4.2 險象的判斷
3.4.3 險象的消除
3.5 常用的中規(guī)模組合邏輯標準構件
3.5.1 譯碼器和編碼器
3.5.2 數(shù)據(jù)選擇器和數(shù)據(jù)分配器
3.5.3 數(shù)據(jù)比較器
3.5.4 加法器
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復習思考題與習題
4 時序邏輯電路
4.1 時序邏輯電路的結構模型與分類
4.1.1 結構模型
4.1.2 時序邏輯電路的分類
4.2 同步時序邏輯電路的分析
4.2.1 同步時序邏輯電路的結構模型
4.2.2 同步時序邏輯電路的描述方法
4.2.3 觸發(fā)器
4.2.4 同步時序邏輯電路的分析方法
4.3 同步時序邏輯電路的設計
4.3.1 建立原始狀態(tài)圖和狀態(tài)表
4.3.2 狀態(tài)化簡
4.3.3 狀態(tài)編碼
4.3.4 確定激勵函數(shù)和輸出函數(shù)
4.3.5 設計舉例
4.4 異步時序邏輯電路
4.4.1 異步時序邏輯電路的結構模型
4.4.2 脈沖異步時序邏輯電路分析和設計
4.4.3 電平異步時序邏輯電路分析和設計
4.5 常用中大規(guī)模時序邏輯功能電路
4.5.1 計數(shù)器
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復習思考題與習題
5 編程邏輯
5.1 存儲器
5.1.1 RAM
5.1.2 RoM
5.1.3 半導體存儲芯片接口原理
5.1.4 ROM陣列結構示意圖
5.2 可編程邏輯器件
5.2.1 PLA
5.2.2 PAL
5.2.3 GAL
5.2.4 CPLD
5.2.5 FPGA
5.3 硬件描述語言
5.3.1 ABEL語言
5.3.2 VHDL語言
5.3.3 Verilog HDL語言
5.4 設計方法
5.4.1 HDL的設計實現(xiàn)
5.4.2 組合型邏輯設計
5.4.3 寄存器型邏輯設計
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復習思考題與習題
6 數(shù)字系統(tǒng)設計
6.1 數(shù)字系統(tǒng)概述
6.1.1 數(shù)字系統(tǒng)基本概念
6.1.2 數(shù)字系統(tǒng)設計的一般過程
6.1.3 數(shù)字系統(tǒng)設計的常用工具
6.1.4 數(shù)字系統(tǒng)的實現(xiàn)方法
6.2 數(shù)據(jù)子系統(tǒng)設計
6.2.1 數(shù)據(jù)子系統(tǒng)功能
6.2.2 數(shù)據(jù)子系統(tǒng)的實現(xiàn)方法
6.3 控制子系統(tǒng)設計
6.3.1 控制子系統(tǒng)基本概念
6.3.2 算法狀態(tài)機（ASM）
6.3.3 小型控制器的設計
6.3.4 微程序控制器的設計
本章小結
復習思考題與習題
參考文獻