數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)

第1篇　數(shù)字邏輯電路設(shè)計(jì)                  
 第1章　數(shù)制與編碼                  
 　1. 1　進(jìn)位計(jì)數(shù)制                  
 　1. 1. 1　十進(jìn)制                  
 　1. 1. 2　二進(jìn)制                  
 　1. 1. 3　八進(jìn)制和十六進(jìn)制                  
 　1. 2　數(shù)制轉(zhuǎn)換                  
 　1. 2. 1　十進(jìn)制和非十進(jìn)制之間的轉(zhuǎn)換                  
 　1. 2. 2　用二進(jìn)制數(shù)表示八進(jìn)制數(shù)和十六進(jìn)制                  
 　1. 3　編碼                  
 　1. 3. 1　二一十進(jìn)制（BCD）碼                  
 　1. 3. 2　格雷碼                  
 　1. 3. 3　字符碼                  
 第2章　邏輯門                  
 　2. 1　基本邏輯運(yùn)算及邏輯門                  
 　2. 1. 1　“與”邏輯關(guān)系及“與”門                  
 　2, 1. 2　“或”邏輯關(guān)系及“或”門                  
 　2. 1. 3　“非”邏輯關(guān)系及“非”門                  
 　2. 2　常用的復(fù)合邏輯門                  
 　2. 2. 1　與非門                  
 　2. 2. 2　或非門                  
 　2. 2. 3　與或非門                  
 　2. 2. 4　異或門和異或非（同或）門                  
 　2. 2. 5　正負(fù)邏輯                  
 　2. 3　集電極開路與非門和三狀態(tài)與非門                  
 　2. 3. 1　集電極開路與非門（()C門）                  
 　2. 3. 2　三態(tài)與非門                  
 　2. 4　數(shù)字電路的分類. 性能及器件名稱的意義                  
 　2. 4. 1　TML系列邏輯電路                  
 　2. 4. 2　CM()S系列邏輯電路                  
 　2. 4. 3　邏輯門電路使用中的幾個實(shí)際問題                  
 　2. 4. 4　常用的TTL邏輯門芯片                  
 第3章　邏輯代數(shù)與邏輯函數(shù)化簡                  
 　3. 1　邏輯代數(shù)的基本定律和規(guī)則                  
 　3. 1. 1　邏輯代數(shù)的基本公式                  
 　3. 1. 2　邏輯代數(shù)的基本規(guī)則                  
 　3. 2　邏輯函數(shù)的代數(shù)化簡法                  
 　3. 2. 1　邏輯函數(shù)與邏輯圖                  
 　3. 2. 2　邏輯函數(shù)的化簡原則及化簡方法                  
 　3. 3　邏輯函數(shù)的標(biāo)準(zhǔn)形式                  
 　3. 4　邏輯函數(shù)的卡諾留化簡法                  
 　3. 4. 1　卡諾圖結(jié)構(gòu)                  
 　3. 4. 2　邏輯函數(shù)的卡諾圖表示法                  
 　3. 4. 3　邏輯函數(shù)的卡諾團(tuán)化簡法                  
 　3. 4. 4　具有無關(guān)項(xiàng)的邏輯函數(shù)的化簡                  
 第4章　組合邏輯電路的分析與設(shè)計(jì)                  
 　4. 1　組合邏輯電路的分析                  
 　4. 2　組合邏輯電路的設(shè)計(jì)                  
 　4. 3　組合電路中的競爭與冒險(xiǎn)                  
 　4. 3. 1　競爭現(xiàn)象                  
 　4. 3. 2　冒險(xiǎn)現(xiàn)象                  
 　4. 3. 3　冒險(xiǎn)現(xiàn)象的消除                  
 第5章　常見的組合邏輯電路                  
 　5. 1　編碼器和譯碼器                  
 　5. 1. 1　編碼器                  
 　5. 1. 2　譯碼器                  
 　5. 2　數(shù)據(jù)選擇器                  
 　5. 2. 1　數(shù)據(jù)選擇器的工作原理                  
 　5. 2. 2　數(shù)據(jù)選擇器的應(yīng)用                  
 　5. 3　算術(shù)運(yùn)算電路                  
 　5. 3. 1　半加器                  
 　5. 3. 2　全加器                  
 　5. 4　奇偶校驗(yàn)器                  
 　5. 4. 1　奇偶校驗(yàn)                  
 　5. 4. 2　奇偶校驗(yàn)電路                  
 　5. 4. 3　奇偶校驗(yàn)位的產(chǎn)生                  
 第6章　觸發(fā)器                  
 　6. 1　基本RS觸發(fā)器                  
 　6. 1. 1　基本RS觸發(fā)器電路組成和工作原理                  
 　6. 1. 2　邏輯功能描述                  
 　6. 2　鐘控觸發(fā)器                  
 　6. 2. 1　鐘控RS觸發(fā)器                  
 　6. 2. 2　鐘控D觸發(fā)器                  
 　6. 2.　3　鐘控　JK觸發(fā)器                  
 　6. 2. 4　鐘控T觸發(fā)器和　T'觸發(fā)器                  
 　6. 2. 5　鐘控觸發(fā)器的空翻現(xiàn)象                  
 　6. 3　觸發(fā)器邏輯功能轉(zhuǎn)換                  
 　6. 3. 1　D觸發(fā)器轉(zhuǎn)換為其它邏輯功能的觸發(fā)器                  
 　6. 3. 2　JK觸發(fā)器轉(zhuǎn)換為其它邏輯功能的觸發(fā)器                  
 第7章　時序邏輯電路                  
 　7. 1　時序電路概述                  
 　7. 1. 1　時序電路的特點(diǎn)                  
 　7. 1. 2　時序電路的分類                  
 　7. 1. 3　時序電路的描述方法                  
 　7. 2　同步時序電路分析                  
 　7. 2. 1　同步時序電路的分析步驟                  
 　7. 2. 2　同步時序電路的分析舉例                  
 　7. 3　同步時序電路設(shè)計(jì)                  
 　7. 3. 1　同步時序電路的設(shè)計(jì)步驟                  
 　7. 3. 2　同步時序電路的設(shè)計(jì)舉例                  
 　7. 4　異步時序電路                  
 第8章　常用時序邏輯器件                  
 　8. 1　計(jì)數(shù)器                  
 　8. 1. 1　同步計(jì)數(shù)器                  
 　8. 1. 2　異步計(jì)數(shù)器                  
 　8. 2　寄存器                  
 　8. 2. 1　基本寄存器                  
 　8. 2. 2　移位寄存器                  
 　8. 3　序列信號產(chǎn)生器                  
 第9章　脈沖產(chǎn)生電路和變換電路                  
 　9. 1　555定時電路                  
 　9. 1. 1　電路組成                  
 　9. 1. 2　功能描述                  
 　9. 2　多諧振蕩器                  
 　9. 2. 1　電路組成                  
 　9. 2. 2　工作原理                  
 　9. 3　單穩(wěn)態(tài)電路                  
 　9. 4　施密特電路                  
 第2篇　數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)                  
 第10章　數(shù)字系統(tǒng)設(shè)計(jì)概述                  
 　10. 1　傳統(tǒng)的系統(tǒng)硬件設(shè)計(jì)方法                  
 　10. 1. 1　采用自下至上（Bottom　Up）的設(shè)計(jì)方法                  
 　10. 1. 2　采用通用的邏輯元. 器件                  
 　10. 1. 3　在系統(tǒng)設(shè)計(jì)的后期進(jìn)行仿真和調(diào)試                  
 　10. 1. 4　主要設(shè)計(jì)文件是電原理圖                  
 　10. 2　利用硬件描述語言（HDL）的硬件電路設(shè)計(jì)方法                  
 　10. 2. 1　采用自上至下（Top　Down）的設(shè)計(jì)方法                  
 　10. 2. 2　系統(tǒng)中可大量采用的ASIC芯片                  
 　10. 2. 3　采用系統(tǒng)早期仿真                  
 　10. 2. 4　降低了硬件電路設(shè)計(jì)難度                  
 　10. 2. 5　主要設(shè)計(jì)文件是用HDL語言編寫的源程序                  
 第11章　VHDL語言描述數(shù)字系統(tǒng)的基本方法                  
 　11. 1　VHDL語言描述數(shù)字系統(tǒng)的基本方法                  
 　11. 1. 1　VHDL語言描述電路的基本方法                  
 　11. 1. 2　常數(shù). 變量. 信號所描述的對象                  
 　11. 1. 3　數(shù)據(jù)類型                  
 　11. 1. 4　運(yùn)算操作符                  
 　11. 2　屬性（ATTRIBUTE）描述                  
 　11. 2. 1　描述時鐘邊沿的屬性'EVENT                  
 　11. 2. 2　描述數(shù)據(jù)范圍的屬性'RANGE和'REVERSE－RANGE                  
 第12章　VHDL語言的基本設(shè)計(jì)單元                  
 　12. 1　VHDL語言的基本設(shè)計(jì)單元構(gòu)成                  
 　12. 1. 1　最基本的設(shè)計(jì)單元構(gòu)成                  
 　12. 1. 2　一個完整的設(shè)計(jì)單元構(gòu)成                  
 　12. 1. 3　設(shè)計(jì)單元中描述部分的命名規(guī)則和注釋的標(biāo)記                  
 　12. 2　構(gòu)造體的子結(jié)構(gòu)描述                  
 　12. 2. 1　BL（）CK語句結(jié)構(gòu)描述                  
 　12. 2. 2　進(jìn)程（PR（）CESS）語句結(jié)構(gòu)描述                  
 　12. 2. 3　子程序（SUBPR（）GRAM）語句結(jié)構(gòu)描述                  
 　12. 3　庫. 包集合及配置                  
 　12. 3. 1　庫                  
 　12. 3. 2　包集合                  
 　12. 3. 3　配置                  
 第13章　VHDL語言構(gòu)造體的描述方式                  
 　13. 1　構(gòu)造作的行為描述方式                  
 　13. 1. 1　代入語句                  
 　13. 1. 2　延時語句                  
 　13. 1. 3　多驅(qū)動器描述語句                  
 　13. 1. 4　GENERIC語句                  
 　13. 2　構(gòu)造體的寄存器傳輸（RTL）描述方式                  
 　13. 2. 1　RTL描述方式的特點(diǎn)                  
 　13. 2. 2　使用RTL描述方式應(yīng)注意的幾個問題                  
 　13. 3　構(gòu)造體的結(jié)構(gòu)描述方式                  
 　13. 3. 1　構(gòu)造體結(jié)構(gòu)描述的基本框架                  
 　13. 3. 2　C（）MP（）NENT語句                  
 　13. 3. 3　C（）MP（）NENT＿INSTANT語句                  
 第14章　VHDL語言的主要描述語句                  
 　14. 1　順序描述語句                  
 　14. 1. 1　WAIT語句                  
 　14. 1. 2　斷言（ASSERT）語句                  
 　14. 1. 3　信號代入語句                  
 　14. 1. 4　變量賦值語句                  
 　14. 1. 5　IF語句                  
 　14. 1. 6　CASE語句                  
 　14. 1. 7　L（）（）P語句                  
 　14. 1. 8　NEXT語句                  
 　14. 1. 9　EXIT語句                  
 　14.　2　并發(fā)描述語句                  
 　14. 2. 1　進(jìn)程（PR（）CESS）語句                  
 　14. 2. 2　并發(fā)信號代入（Concurrent　Signal　Assignment）語句                  
 　14. 2. 3　條件信號代入（Conditional　Signal　Assignment）語句                  
 　14. 2. 4　選擇信號代入（Selective　Signal　Assignment）語句                  
 　14. 2. 5　并發(fā)過程調(diào)用（Concurrent　Procedure　Call）語句                  
 　14. 2. 6　塊（BL（）CK）語句                  
 　14. 2. 7　GENERATE語句                  
 第15章　基本邏輯電路設(shè)計(jì)                  
 　15. 1　組合邏輯電路設(shè)計(jì)                  
 　15. 1. 1　編碼器和譯碼器                  
 　15. 1. 2　數(shù)據(jù)選擇器                  
 　15. 1. 3　加法器                  
 　15. 1. 4　奇偶校驗(yàn)電路                  
 　15. 1. 5　三態(tài)門電路及總線緩沖器                  
 　15. 2　時序電路設(shè)計(jì)                  
 　15. 2. 1　時鐘信號和復(fù)位信號的描述                  
 　15. 2. 2　觸發(fā)器和鎖存器                  
 　15. 2. 3　寄存器                  
 　15. 2. 4　計(jì)數(shù)器及序列信號發(fā)生器                  
 第16章　VHDL語言程序的仿真. 邏輯綜合和下載                  
 　16. 1　仿真                  
 　16. 1. 1　仿真輸入信息的產(chǎn)生                  
 　16. 1. 2　仿真模塊的編寫                  
 　16. 1. 3　仿真                  
 　16. 1. 4　不同級別的仿真要求                  
 　16. 2　邏輯綜合                  
 　16. 2. 1　RTL描述至術(shù)優(yōu)化的布爾描述的轉(zhuǎn)換                  
 　16. 2. 2　布爾代化描述                  
 　16. 2. 3　門級映射                  
 　16. 3　VHDL程序模塊的下載                  
 　16. 3. 1　下載前的準(zhǔn)備                  
 　16. 3. 2　配置                  
 　16. 4　可編程邏輯器件介紹                  
 　16. 4. 1　可編程邏輯器件分類                  
 　16. 4. 2　可編程邏輯器件的幾種典型結(jié)構(gòu)                  
 　16. 4. 3　FPGA和CPLD芯片介紹                  
 習(xí)題                  
 主要參考文獻(xiàn)