從算法設(shè)計到硬線邏輯的實現(xiàn)：復(fù)雜數(shù)字邏輯系統(tǒng)的Verilog HDL設(shè)計技術(shù)和方法

　　本書著重介紹進入20世紀(jì)90年代后才開始在美國等先進的工業(yè)國家逐步推廣的用硬件描述語言（Verilog HDL）建模、仿真和綜合的設(shè)計方法和技術(shù)。本書從算法和計算的基本概念出發(fā)，講述把復(fù)雜算法逐步分解成簡單的操作步驟，最后由硬線邏輯電路系統(tǒng)來實現(xiàn)該算法的技術(shù)和方法。這種硬線邏輯電路系統(tǒng)就是廣泛應(yīng)用于各種現(xiàn)代通信電子設(shè)備與計算機系統(tǒng)中的專用集成電路（ASIC）或FPGA。主要內(nèi)容包括：基本概念、Verilog HDL的基本語法、不同抽象級別的Verilog HDL模型以及有限狀態(tài)機和可綜合風(fēng)格的Verilog HDL實例等。本書可作為電子或計算機類大學(xué)本科高年級和研究生的教材，也可供在數(shù)字系統(tǒng)設(shè)計領(lǐng)域工作的工程師參考或作為自學(xué)教材。

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