數(shù)字邏輯：應(yīng)用與設(shè)計(jì)

譯者序
前言
第1章 數(shù)字概念與數(shù)制系統(tǒng)
1.1 數(shù)字和模擬：基本概念
1.2 數(shù)字系統(tǒng)的歷史
1.3 數(shù)字技術(shù)對(duì)社會(huì)的影響
1.4 定義問題，算法簡(jiǎn)介
1.5 數(shù)字系統(tǒng)綜述
1.6 數(shù)制系統(tǒng)簡(jiǎn)介
1.7 位數(shù)系統(tǒng)
1.7.1 十進(jìn)制數(shù)
1.7.2 二進(jìn)制數(shù)
1.7.3 八進(jìn)制數(shù)
1.7.4 十六進(jìn)制數(shù)
1.7.5 用基r進(jìn)行計(jì)數(shù)
1.8 數(shù)制系統(tǒng)的轉(zhuǎn)換
1.8.1 二進(jìn)制到十六進(jìn)制的轉(zhuǎn)換
1.8.2 十六進(jìn)制和八進(jìn)制到二進(jìn)制的轉(zhuǎn)換
1.8.3 二進(jìn)制到十進(jìn)制的轉(zhuǎn)換
1.8.4 逐次除法基轉(zhuǎn)換
1.8.5 小數(shù)基轉(zhuǎn)換，逐次乘法
1.8.6 基轉(zhuǎn)換算法
1.8.7 十進(jìn)制到任意進(jìn)制的轉(zhuǎn)換
1.8.8 任意進(jìn)制到十進(jìn)制的轉(zhuǎn)換
1.9 二進(jìn)制編碼
1.9.1 自然二進(jìn)制編碼的十進(jìn)制
1.9.2 （加權(quán)）H進(jìn)制編碼
1.9.3 BCD自補(bǔ)碼
1.9.4 間隔位編碼
1.9.5 字母數(shù)字編碼
1.9.6 帶符號(hào)數(shù)的二進(jìn)制編碼
1.9.7 帶符號(hào)數(shù)量編碼
1.9.8 補(bǔ)碼
1.10 算術(shù)運(yùn)算
1.10.1 二進(jìn)制算術(shù)運(yùn)算
1.10.2 使用補(bǔ)碼進(jìn)行12進(jìn)制算術(shù)運(yùn)算
1.10.3 十六進(jìn)制算術(shù)運(yùn)算
小結(jié)
參考文獻(xiàn)
術(shù)語
習(xí)題
第2章 布爾開關(guān)代數(shù)
2.1 二進(jìn)制邏輯函數(shù)
2.1.1 IEEE邏輯符號(hào)
2.1.2 邏輯運(yùn)算、符號(hào)和真值表
2.2 開關(guān)代數(shù)
2.2.1 相等
2.2.2 封閉
2.2.3 單位
2.2.4 結(jié)合律
2.2.5 分配律
2.2.6 交換律
2.2.7 互補(bǔ)律
2.2.8 對(duì)偶律
2.2.9 吸收律
2.2.10 等冪律
2.2.11 進(jìn)制變量和常數(shù)
2.2.12 德.摩根定理
2.3 功能完全操作集
2.4 用布爾代數(shù)簡(jiǎn)化布爾方程
2.5 開關(guān)函數(shù)的實(shí)現(xiàn)
2.5.1 開關(guān)函數(shù)到邏輯圖的轉(zhuǎn)換
2.5.2 邏輯圖轉(zhuǎn)化為開關(guān)方程
小結(jié)
參考文獻(xiàn)
術(shù)語
習(xí)題
第3章 組合邏輯原理
3.1 組合邏輯的定義
3.1.1 真值表問題的提出
3.1.2 導(dǎo)出開關(guān)方程
3.2 標(biāo)準(zhǔn)形式
3.3 從真值表中生成開關(guān)方程
3.4 卡諾圖
3.4.1 三變量和四交量卡諾圖
3.4.2 五變量和六變量卡諾圖
3.4.3 使用五變量卡諾圖化簡(jiǎn)
3.4.4 使用六變量卡諾圖化簡(jiǎn)
3.4.5 不完全確定的函數(shù)（隨意項(xiàng)）
3.4.6 比簡(jiǎn)最大項(xiàng)方程
3.5 Quine－McClusky最小化方法
3.5.1 使用隨意項(xiàng)的QM法
3.5.2 簡(jiǎn)化的質(zhì)蘊(yùn)含表
3.6 映射變量
3.7 混合邏輯組合電路
3.7.1 邏輯符號(hào)
3.7.2 圓圈邏輯的轉(zhuǎn)換
3.7.3 使用圓圈表示合成開關(guān)函數(shù)
3.8 多輸出函數(shù)
小結(jié)
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術(shù)后
習(xí)題
第4章 組合邏輯的分析與設(shè)計(jì)
4.1 組合邏輯設(shè)計(jì)的一般方法
4.2 數(shù)字集成電路介紹
4.3 譯碼器
4.4 編碼器
4.5 數(shù)字多路器
4.6 加法器和減法器
4.6.1 串行全加器
4.6.2 先行進(jìn)位加法器
4.6.3 中規(guī)模集成電路加法器
4.6.4 將MSI加法器用作減法器
4.6.5 將MSI加法器用作實(shí)現(xiàn)BCD碼到余3碼的轉(zhuǎn)換器
4.6.6 BCD碼加法器
4.7 二進(jìn)制比較器
4.8 算術(shù)邏輯部件
4.9 陣列乘法器
4.10 三態(tài)緩沖
4.11 組合邏輯險(xiǎn)態(tài)
4.11.1 靜險(xiǎn)態(tài)
4.11.2 動(dòng)險(xiǎn)態(tài)
小結(jié)
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術(shù)語
習(xí)題
第5章 觸發(fā)器、簡(jiǎn)單計(jì)數(shù)器和寄存器
5.1 時(shí)序電路模型
5.2 觸發(fā)器
5.3 觸發(fā)器時(shí)間規(guī)范
5.3.1 時(shí)鐘參數(shù)、脈沖寬度和扭曲
5.3.2 觸發(fā)器定時(shí)、建立、保持和延遲
5.3.3 觸發(fā)器的亞穩(wěn)定性
5.4 簡(jiǎn)單計(jì)數(shù)器
5.4.1 除2、4和8計(jì)數(shù)器（異步）
5.4.2 Johnson計(jì)數(shù)器（同步）
5.4.3 循環(huán)計(jì)數(shù)器（同步）
5.5 中規(guī)模集成電路計(jì)數(shù)器
5.5.1 MSI異步計(jì)數(shù)器
5.5.2 MSI同步計(jì)數(shù)器
5.5.3 通過譯碼計(jì)數(shù)器輸出來控制信號(hào)生成
5.5.4 計(jì)數(shù)器應(yīng)用：數(shù)字時(shí)鐘
5.5.5 MSI計(jì)數(shù)器的IEEE標(biāo)準(zhǔn)符號(hào)
5.6 寄存器
5.6.1 寄存器數(shù)據(jù)輸入與輸出
5.6.2 三態(tài)寄存器
5.6.3 寄存器連接到公共數(shù)據(jù)總線
5.6.4 寄存器傳輸時(shí)間
小結(jié)
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術(shù)語
習(xí)題
第6章 時(shí)序電路介紹
6.1 MEALY與MOORE模型
6.2 狀態(tài)機(jī)表示法
6.1 觀態(tài)與次態(tài)
6.2.2 狀態(tài)圖
6.2.3 狀態(tài)表
6.2.4 轉(zhuǎn)換表
6.2.5 激勵(lì)表與激勵(lì)函數(shù)
6.2.6 激勵(lì)實(shí)現(xiàn)的代價(jià)
6.3 同步時(shí)序電路分析
6.3.1 分析原理
6.3.2 分析實(shí)例
6.4 構(gòu)造狀態(tài)圖
6.4.1 可逆十進(jìn)制計(jì)數(shù)器
6.4.2 序列檢測(cè)器
6.4.3 串行余3碼-BCD碼轉(zhuǎn)換器
6.5 計(jì)數(shù)器設(shè)計(jì)
6.5.1 模8同步計(jì)數(shù)器
6.5.2 可逆十進(jìn)制計(jì)數(shù)器設(shè)計(jì)
小結(jié)
參考文獻(xiàn)
術(shù)語
習(xí)題
第7章 時(shí)序電路設(shè)計(jì)
7.1 狀態(tài)等價(jià)
7.2 狀態(tài)化簡(jiǎn)
7.2.1 等價(jià)類
7.2.2 隱含表
7.3 不完全定義狀態(tài)表的狀態(tài)化街
7.4 狀態(tài)分配方法
7.4.1 狀態(tài)分配排列
7.4.2 狀態(tài)分配算法
7.4.3 隱含圖
7.5 算法狀態(tài)機(jī)
7.5.1 ASM符號(hào)
7.5.2 ASM設(shè)計(jì)實(shí)例
7.6 鏈接時(shí)序機(jī)
小結(jié)
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術(shù)語
習(xí)題
第8章 異步時(shí)序電路
8.1 基本模式和脈沖模式的異步時(shí)序機(jī)
8.2 異步時(shí)序機(jī)分析
8.3 建立流程表
8.4 狀態(tài)分配
8.4.1 競(jìng)爭(zhēng)和循環(huán)
8.4.2 共享行狀態(tài)分配
8.4.3 多行狀態(tài)分配
8.4.4 單活躍態(tài)狀態(tài)分配
8.5 異步電路設(shè)計(jì)
8.5.1 異步電路設(shè)計(jì)問題1
8.5.2 異步電路設(shè)計(jì)問題2
8.6 數(shù)據(jù)同步
8.7 異步時(shí)序電路的混合工作模式
小結(jié)
參考文獻(xiàn)
術(shù)語
習(xí)題
第9章 可編程邏輯和存儲(chǔ)器
9.1 存儲(chǔ)器
9.2 用EPROM實(shí)現(xiàn)時(shí)序電路
9.3 可編程邏輯器件
9.3.1 可編程邏輯陣列
9.3.2 可編程陣列邏輯
9.3.3 用PAL設(shè)計(jì)一個(gè)可逆十進(jìn)制計(jì)數(shù)器
9.3.4 普通陣列邏輯
9.3.5 用GAL設(shè)計(jì)同步時(shí)序電路
9.4 可擦除的可編程邏輯器件
9.4.1 Altera EP600EPLD
9.4.2 用EP600實(shí)現(xiàn)時(shí)序電路
9.5 PLD計(jì)算機(jī)輔助設(shè)計(jì)
9.5.1 組合邏輯的PLD實(shí)現(xiàn)
9.5.2 用PLD語言實(shí)現(xiàn)真值表
9.5.3 用PLD語言實(shí)現(xiàn)觸發(fā)器
9.5.4 用PLD語言實(shí)現(xiàn)狀態(tài)機(jī)
9.6 現(xiàn)場(chǎng)可編程門陣列
9.6.1 Xilinx FPGA
9.6.2 Xilinx FPGA系統(tǒng)開發(fā)工具
9.6.3 Xilinx定庫
9.6.4 Actel FPGA
小結(jié)
參考文獻(xiàn)
術(shù)語
習(xí)題
第10章 數(shù)字集成電路
10.1 作為開關(guān)的二極管
10.2 雙極晶體管開關(guān)
10.3 二極管邏輯
10.4 從DTL到TTL的演變
10.5 晶體管-晶體管邏輯電路
10.5.1 TTL電路工作機(jī)理
10.5.2 TTL技術(shù)要求
10.5.3 TTL子系列
10.5.4 肖特基面結(jié)
10.5.5 TTL子系列要求比較
10.5.6 集電極開路TTL電路
10.5.7 二態(tài)TTL器件
10.5.8 混合的TTL子系列扇出
10.5.9 其他TTL電路
10.6 射極耦合邏輯
10.6.1 射極耦合邏輯電路
10.6.2 ECL技術(shù)要求
10.6.3 ECL到TTL及TTL到ECL的接口
10.7 互補(bǔ)金屬氧化物半導(dǎo)體
10.7.1 場(chǎng)效應(yīng)管
10.7.2 MOSFET
10.7.3 MOSFET邏輯門
10.7.4 CMOS邏輯門
10.7.5 高速CMOS的功耗
10.7.6 高速CMOS的傳輸延遲
10.7.7 CMOS噪聲容限
10.7.8 CMOS子系列
小結(jié)
參考文獻(xiàn)
術(shù)語
習(xí)題
附錄A TTL分析Spice練習(xí)
附錄B 奇數(shù)號(hào)習(xí)題的答案