數(shù)字電路與邏輯設(shè)計

緒論
第1章數(shù)制與編碼
1.1數(shù)制
1.1.1進(jìn)位記數(shù)制
1.1.2十進(jìn)制數(shù)
1.1.3二進(jìn)制數(shù)
1.1.4任意進(jìn)制數(shù)
1.2數(shù)制轉(zhuǎn)換
1.2.1多項式替代法
1.2.2基數(shù)乘除法
1.2.3數(shù)碼直接代換法
1.2.4轉(zhuǎn)換精度
1.3二進(jìn)制代碼
1.3.1二—十進(jìn)制編碼
1.3.2格雷碼
1.3.3奇偶校驗碼
1.3.4字符代碼
本章小結(jié)
思考題及習(xí)題
第2章邏輯代數(shù)與邏輯函數(shù)
2.1邏輯代數(shù)的基本知識
2.1.1基本概念
2.1.2基本邏輯運(yùn)算
2.1.3邏輯代數(shù)的基本定理.規(guī)則和公式
2.2邏輯運(yùn)算符的完備性
2.3復(fù)合邏輯運(yùn)算
2.3.1“與非”及“或非”復(fù)合邏輯運(yùn)算
2.3.2“與或非”復(fù)合邏輯運(yùn)算
2.3.3“異或”和“同或”復(fù)合邏輯運(yùn)算
2.4邏輯函數(shù)表達(dá)式的表示方法
2.4.1“與—或”和“或—與”表達(dá)式
2.4.2邏輯函數(shù)的標(biāo)準(zhǔn)表達(dá)式
2.4.3不完全確定的邏輯函數(shù)
2.5邏輯函數(shù)的幾何圖形表示方法
2.5.1維思(Venn)圖
2.5.2邏輯函數(shù)的n維體表示
2.5.3卡諾(Kamaugh)圖
2.6邏輯函數(shù)的化簡
2.6.1代數(shù)化簡法
2.6.2卡諾圖化簡法
本章小結(jié)
思考題及習(xí)題
第3章集成邏輯門電路
3.1開關(guān)器件
3.1.1晶體二極管開關(guān)
3.1.2晶體三極管開關(guān)
3.1.3MOS場效應(yīng)管開關(guān)
3.2DTL門電路
3.2.1電路結(jié)構(gòu)及工作原理
3.2.2主要性能參數(shù)
3.2.3HTL與非門
3.3TTL門電路
3.3.1TTL與非門
3.3.2TTL與非門的派生電路
3.4其他雙極型集成門電路
3.4.1ECL集成邏輯門
3.4.2I2L集成邏輯門
3.5MOS邏輯門電路
3.5.1NMOS邏輯門
3.5.2CMOS邏輯門
本章小結(jié)
思考題及習(xí)題
第4章組合邏輯電路
4.1概述
4.2組合邏輯電路的分析
4.2.1分析步驟
4.2.2實例分析
4.3組合邏輯電路的設(shè)計
4.3.1組合邏輯電路設(shè)計概要
4.3.2輸入無反變量組合邏輯電路的設(shè)計
4.3.3多輸出組合邏輯電路的設(shè)計
4.4常用組合邏輯電路
4.4.1編碼器
4.4.2譯碼器
4.4.3數(shù)碼比較器
4.4.4加法器
4.4.5數(shù)據(jù)選擇器
4.5組合邏輯電路的競爭和險象
4.5.1競爭與險象的基本概念
4.5.2險象的產(chǎn)生和分類
4.5.3險象的判別
4.5.4險象的消除
本章小結(jié)
思考題及習(xí)題
第5章觸發(fā)器
5.1觸發(fā)器的基本形式——R—S觸發(fā)器
5.1.1基本R—S觸發(fā)器
5.1.2鐘控R—S觸發(fā)器
5.2J—K觸發(fā)器
5.2.1簡單J—K觸發(fā)器
5.2.2主從J—K觸發(fā)器
5.2.3集成邊沿觸發(fā)J—K觸發(fā)器
5.3D觸發(fā)器
5.3.1D觸發(fā)器的邏輯功能
5.3.2維持阻塞型D觸發(fā)器
5.3.3集成化維持阻塞D觸發(fā)器
5.4T觸發(fā)器及觸發(fā)器的激勵表
5.4.1T觸發(fā)器
5.4.2觸發(fā)器激勵表
5.5CMOS集成觸發(fā)器
5.5.1CMOS集成D觸發(fā)器
5.5.2CMOS集成J—K觸發(fā)器
本章小結(jié)
思考題及習(xí)題
第6章時序邏輯電路
6.1時序邏輯電路綜述
6.1.1時序邏輯電路的基本概念
6.1.2時序邏輯電路的描述
6.2同步時序邏輯電路的分析
6.2.1同步時序邏輯電路的分析步驟
6.2.2同步時序邏輯電路分析舉例
6.3同步時序邏輯電路的設(shè)計
6.3.1設(shè)計步驟
6.3.2狀態(tài)指定
6.3.3狀態(tài)化簡
6.3.4狀態(tài)編碼和求函數(shù)表達(dá)式
6.3.5自啟動設(shè)計及畫邏輯電路圖
6.3.6同步時序電路設(shè)計舉例
6.4異步時序邏輯電路的分析
6.4.1脈沖型異步時序邏輯電路的分析
6.4.2電位控制型異步時序邏輯電路的分析
6.4.3異步時序電路的過渡過程
6.5常用時序邏輯電路
6.5.1寄存器
6.5.2計數(shù)器
6.5.3序列信號發(fā)生器
本章小結(jié)
思考題及習(xí)題
第7章存儲器
7.1只讀存儲器(ROM)
7.1.1固定ROM
7.1.2PROM與EPROM
7.1.3ROM的應(yīng)用
7.2可編程序邏輯陣列(PLA)
7.2.1用PLA人進(jìn)行組合邏輯設(shè)計
7.2.2用PLA人進(jìn)行同步時序邏輯電路的設(shè)計
7.3隨機(jī)存取存儲器(RAM)
7.3.1RAM的結(jié)構(gòu)及工作原理
7.3.2RAM的存儲單元
7.3.3RAM容量的擴(kuò)展及使用
本章小結(jié)
思考題及習(xí)題
第8章數(shù)／模與模/數(shù)轉(zhuǎn)換
8.1D/A轉(zhuǎn)換器
8.1.1D從轉(zhuǎn)換器的構(gòu)成及工作原理
8.1.2D從轉(zhuǎn)換器的轉(zhuǎn)換精度與轉(zhuǎn)換速度
8.1.3集成D從轉(zhuǎn)換器
8.1.4電子開關(guān)
8.2A／D轉(zhuǎn)換器
8.2.1采樣/保持電路
8.2.2A／D轉(zhuǎn)換器的構(gòu)成及工作原理
8.2.3集成A/D轉(zhuǎn)換器
8.2.4A/D轉(zhuǎn)換器的轉(zhuǎn)換精度與轉(zhuǎn)換時間
本章小結(jié)
思考題及習(xí)題
第9章脈沖的產(chǎn)生與整形
9.1集成555定時器
9.1.1555定時器的結(jié)構(gòu)
9.1.2555定時器的工作原理及功能
9.2單穩(wěn)態(tài)電路
9.2.1555定時器構(gòu)成單穩(wěn)態(tài)觸發(fā)器
9.2.2集成單穩(wěn)態(tài)觸發(fā)器
9.2.3單穩(wěn)態(tài)觸發(fā)器的應(yīng)用
9.3多諧振蕩器
9.3.1555定時器構(gòu)成多諧振蕩器
9.3.2RC環(huán)形振蕩器
9.3.3石英晶體多諧振蕩器
9.4施密特觸發(fā)器
9.4.1555定時器構(gòu)成施密特觸發(fā)器
9.4.2集成施密特觸發(fā)器
9.4.3施密特電路的應(yīng)用
本章小結(jié)
思考題及習(xí)題
第10章VHDL語言與數(shù)字邏輯電路設(shè)計
10.1VHDL語言程序的結(jié)構(gòu)
10.1.1VHDL語言基本單元及構(gòu)成
10.1.2子結(jié)構(gòu)體
10.1.3庫和包
10.2VHDL語言的數(shù)據(jù)類型和操作符
10.2.1標(biāo)識符命名
10.2.2客體類型
10.2.3數(shù)據(jù)類型
10.2.4運(yùn)算操作符
10.3VHDL語言的描述方式及主要描述語句
10.3.1并發(fā)語句
10.3.2順序語句
10.3.3其他語句
10.4數(shù)字邏輯基本電路的設(shè)計
10.4.1門電路
10.4.2譯碼器和選擇器
10.4.3加法器
10.4.4觸發(fā)器
10.4.5寄存器
10.4.6計數(shù)器與分頻器
本章小結(jié)
思考題及習(xí)題
參考文獻(xiàn)