CPLD/FPGA高級應用開發(fā)指南

第1章可編程邏輯器件與EDA技術
1.1可編程邏輯器件及其特征
1.1.1簡單PLD
1.1.2CPLD
1.1.3FPCA
1.1.4門陣列
1.1.5標準單元法
1.2PPGA的應用及設計要求
1.2.1FPGA的應用
1.2.2FPGA設計要求
1.3EDA技術簡介及軟件
1.3.1EDA技術
1.3.2PPGA開發(fā)用的軟件
1.4因特網上的PPCA及其他資源
1.5小結
第2章XilinxCPLD系列產品
2.1XC9500系列產品
2.1.1簡介
2.1.2器件結構
2.2CoolRunner-II系列產品
2.2.1簡介
2.2.2器件結構
2.2.3設計技巧
2.3小結
第3章XilinxFPGA系列產品
3.1Spanan-IIE系列產品
3.1.1概述
3.1.2器件結構
3.2Virtex-II系列產品
3.2.1概述
3.2.2器件結構
3.3Virtex-IIPro系列產品
3.3.1概述
3.3.2器件結構
3.4小結
第4章XilinxISE應用基礎
4.1ISE設計流程
4.1.1設計輸入
4.1.2功能仿真
4.1.3綜合
4.1.4實現(xiàn)
4.1.5時序仿真
4.1.6下載配置
4.2ISE基本設計工具
4.2.1ArchitectureWizard
4.2.2PACE
4.2.3內核生成器(CORECenerator)
4.2.4iMPACT
4.2.5PROMFileFormatter
4.3小結
第5章FPGA高級設計技巧(一)——ISE高級工具
5.1F1oorplanner
5.1.1概述
5.1.2F100rplanner使用說明
5.2FPCAEditor
5.2.1概述
5.2.2FPCAEditor使用說明
5.3XPower
5.3.1概述
5.3.2XPower使用說明
5.4ChipScope
5.4.1概述
5.4.2Chipscope使用說明
5.5小結
第6章FPGA高級設計技巧(二)——約束與配置
6.1約束設計
6.1.1概述
6.1.2時序約束
6.1.3其他重要的約束參數(shù)
6.1.4UCF文件和ConstrmntEdjtor
6.2配置設計
6.2.1概述
6.2.2下載配置模式
6.2.3CPLD下載配置設計
6.2.4FPGA下載配置設計
6.2.5Virtex-II系列器件下載配置設計
6.3小結
第7章FPGA高級設計技巧(三)——時鐘與RAM
7.1時鐘設計技巧
7.1.1全局時鐘網絡
7.1.2數(shù)字延遲鎖相環(huán)(DLL)
7.1.3數(shù)字時鐘管理器(DCM)
7.2B1ockRAM設計技巧
7.2.1B1cokRAM設計基礎
7.2.2B1ockRAM設計說明
7.3小結
第8章FPGA設計仿真驗證——ModelSim
8.1數(shù)字電路設計的仿真驗證
8.1.1仿真驗證基本概念
8.1.2Testbench基本概念
8.1.3Teatbench設計提示
8.1.4Te8tbench設計示例
8.2ModelSim應用說明
8.2.1ModelSim基本命令
8.2.2ModelSim應用說明
8.3小結
第9章基于Synplify的FPGA綜合設計
9.1Synplify和SynplifyPro概述
9.1.1選擇SynplifyPro的原因
9.1.2PPGA設計流程
9.1.3SynplifyPro界面
9.2SynplifyPro使用入門
9.2.1建立一個工程
9.2.2編譯
9.2.3設置Xilinx約束
9.2.4設置與Xilinx器件有關的選項
9.2.5執(zhí)行綜合
9.3綜合報告的解析
9.4時序修正
9.5VerilogHDL的設計風格
9.5.1在編寫代碼之前的準備工作
9.5.2可綜合的VerilogHDL風格
9.5.3VerilogHDL代碼風格
9.5.4程序員提示
9.6小結
第10章嵌入式系統(tǒng)的軟硬件設計
10.1嵌入式系統(tǒng)的結構
10.1.1CISC結構
10.1.2RISC結構
10.2系統(tǒng)的軟硬件協(xié)同設計
10.3設計重用與基于平臺的設計
10.4軟硬件協(xié)同設計的方法
10.5以太網橋的設計實例
10.5.1以LOTOS為基礎的協(xié)同設計
10.5.2要設計的以太網橋
10.5.3實例的具體分析
10.5.4結果分析
10.6小結
第11章嵌入PovverPC的平臺FPGA軟硬件設計
11.1PowerPC405內部結構和外部接口
11.1.1PowerPC405內部結構
11.1.2PowerPC405外部接口
11.2EDK應用說明
11.2.1系統(tǒng)描述文件
11.2.2EDK開發(fā)流程
11.3嵌入PowerPC的平臺FPGA設計
11.3.1嵌入PowerPC的平臺FPCA設計
11.3.2嵌入PowerPC的平臺PPCA設計實例
11.4小結
第12章XilinxFPGA在數(shù)字信號處理領域的應用
12.1SystemGenerator基礎
12.1.1系統(tǒng)級建模
12.1.2DSP的設計流程
12.1.3算術數(shù)據(jù)類型
12.1.4硬件握手
12.1.5按位和按周期對齊的建模
12.2軟件使用基礎
12.2.1一般設計步驟
12.2.2Simulink系統(tǒng)周期與硬件時鐘頻率
12.2.3同步機制
12.2.4創(chuàng)建高性能設計的提示
12.2.5LogiCORE
12.2.6自動創(chuàng)建的文件
12.3積分的例子
12.3.1Simulink建模
12.3.2VHDL等文件的生成
12.3.3ModelSim仿真
12.3.4SynplifyPro綜合
12.3.5翻譯.映射.布局布線
12.4自編寫VHDL的例子
12.4.1計數(shù)器的VHDL代碼
12.4.2創(chuàng)建計數(shù)器的Simulink仿真模型
12.4.3計數(shù)器例子的文件
12.4.4運行SystemCenerator
12.4.5計數(shù)器的仿真和綜合
12.5自編寫VerilogHDL的例子
12.5.1計數(shù)器的VerilogHDL代碼
12.5.2創(chuàng)建計數(shù)器的Simulink仿真模型
12.5.3計數(shù)器例子的文件
12.5.4運行SystemCenerator
12.5.5計數(shù)器的仿真和綜合
12.6小結
附錄AIC和FPGA設計新手必讀
A.1引言
A.2硬件描述語言的誕生及電子設計自動化工具的發(fā)展
A.3各種EDA工具介紹與自動化設計流程之關系
A.3.1系統(tǒng)規(guī)范制定(DenneSpecification)
A.3.2設計描述(DesignDescription)
A.3.3功能驗證(FunctionVerification)
A.3.4邏輯電路綜合(LogicSynthesis)
A.3.5邏輯門級的電路功能驗證(Gate-LevelNetlistVerification)
A.3.6布局與布線(P1aceandRouting)
A.3.7布線后的電路功能驗證(PostLayoutVerification)
A.4結論
附錄BVerilogHDL與VHDL的比較
1.VHDL
2.VerilogHDL
3.兩種語言的描述層次
4.1995年HDL的使用情況
5.VHDL與VerilogHDL在各方面的比較
附錄CVirtex-II和Spartan-II的管腳
附錄D實驗指導
實驗1ISE應用基礎
實驗目的
實驗內容
實驗說明
實驗步驟
實驗2ModelSim應用基礎
實驗目的
實驗內容
實驗說明
實驗步驟
實驗3Synplify的設計實例
實驗目的
實驗內容
實驗說明
實驗步驟
實驗4基于PowerPC405的FPCA設計實例
實驗目的
實驗內容
實驗說明
實驗提示
實驗步驟
實驗5SystemGenerator的設計實例
實驗目的
實驗內容
實驗說明
積分實驗步驟
VHDL步驟
VerilogHDL步驟
附錄EIC和FPGA專業(yè)術語的中英文對照
附錄FXilinxFPGA支持的IP列表
參考資料