現(xiàn)代DSP技術(shù)

第1章 概述
1.1 DSP實(shí)現(xiàn)方案及設(shè)計(jì)流程
1.1.1 常用DSP應(yīng)用器件及其性能特點(diǎn)
1.1.2 DSP處理器結(jié)構(gòu)與性能的發(fā)展
1.1.3 FPGA的結(jié)構(gòu)與性能的發(fā)展
1.1.4 基于DSP處理器的DSP設(shè)計(jì)流程
1.1.5 基于FPGA的DSP設(shè)計(jì)流程
1.2 現(xiàn)代DSP設(shè)計(jì)流程概述
1.3 兩類DSP解決方案的比較
習(xí)題
第2章 Quartus II設(shè)計(jì)向?qū)?br />2.1 頻率計(jì)的VHDL設(shè)計(jì)
2.1.1 創(chuàng)建工程和編輯設(shè)計(jì)文件
2.1.2 創(chuàng)建工程
2.1.3 編譯前設(shè)置
2.1.4 編譯及了解編譯結(jié)果
2.1.5 仿真
2.1.6 引腳鎖定和下載
2.1.7 Quartus II在Windows 2000上的安裝設(shè)置
2.2 使用宏功能塊設(shè)計(jì)頻率計(jì)
2.3 嵌入式系統(tǒng)塊ESB的應(yīng)用I
2.3.1 應(yīng)用普通方法設(shè)計(jì)正弦信號發(fā)生器
2.3.2 應(yīng)用ESB優(yōu)化正弦信號發(fā)生器的設(shè)計(jì)
2.4 嵌入式系統(tǒng)塊ESB的應(yīng)用II
2.4.1 定制ROM數(shù)據(jù)文件
2.4.2 定制ROM
2.4.3 編譯和結(jié)果觀察
2.5 時序驅(qū)動式優(yōu)化編譯方法
2.5.1 需求頻率值設(shè)置
2.5.2 優(yōu)化時鐘時序設(shè)置
2.5.3 編譯
2.6 頻率計(jì)結(jié)構(gòu)原理
2.7 Quartus II優(yōu)化特性
習(xí)題
第3章 DSP Builder設(shè)計(jì)入門
3.1 DSP Builder及其設(shè)計(jì)流程
3.2 DSP Builder設(shè)計(jì)向?qū)?br />3.2.1 建立一個新的模型(Model)
3.2.2 Simulink模型仿真
3.2.3 SignalCompiler的使用
3.2.4 使用ModelSim驗(yàn)證生成的VHDL代碼
3.2.5 在Quartus II中指定器件管腳、進(jìn)行編譯、下載
3.2.6 硬件測試
3.3 調(diào)幅電路模型設(shè)計(jì)示例
3.3.1 建立調(diào)幅電路模型
3.3.2 模型仿真和實(shí)現(xiàn)
3.3.3 在MATLAB/Simulink中使用MegaCore核
3.4 使用SignalTap II嵌入式邏輯分析儀
3.4.1 安裝SignalTap II
3.4.2 設(shè)置觸發(fā)條件
3.4.3 設(shè)置總線的數(shù)據(jù)格式
3.4.4 啟動SignalTap II分析操作
3.4.5 信號節(jié)點(diǎn)的資源利用情況
3.4.6 一般觸發(fā)條件
3.4.7 Node模塊
習(xí)題
第4章 DSP Builder設(shè)計(jì)進(jìn)階
4.1 層次化設(shè)計(jì)
4.1.1 DSP Builder的子系統(tǒng)
4.1.2 在DSP Builder中使用外部的VHDL代碼
4.2 用ModelSim進(jìn)行RTL級VHDL仿真
4.3 使用Synplify進(jìn)行綜合
4.3.1 Synplify與DSP Builder的接口(自動流程)
4.3.2 Synplify和DSP Builder的接口(手動流程)
4.3.3 Synplify與Quartus II的接口
4.4 使用LeonardoSpectrum進(jìn)行綜合
4.4.1 LeonardoSpectrum與DSP Builder的接口(自動流程)
4.4.2 LeonardoSpectrum和DSP Builder的接口(手動流程)
4.4.3 LeonardoSpectrum與Quartus II的接口
4.5 Quartus II與DSP Builder的接口
4.5.1 使用Quartus II進(jìn)行綜合、適配(手動流程)
4.5.2 使用Quartus II進(jìn)行時序仿真
4.5.3 在Quartus II中建立元件(Symbol)
習(xí)題
第5章 LogicLock優(yōu)化技術(shù)
5.1 LogicLock技術(shù)的基本內(nèi)容
5.1.1 LogicLock技術(shù)解決系統(tǒng)設(shè)計(jì)優(yōu)化
5.1.2 LogicLock的基本內(nèi)容
5.1.3 鎖定區(qū)域的基本方式
5.1.4 層次化邏輯鎖定區(qū)域
5.1.5 LogicLock技術(shù)的不同應(yīng)用流程
5.1.6 系統(tǒng)性能強(qiáng)化策略
5.1.7 鎖定區(qū)域的移植與再利用
5.2 未用LogicLock的數(shù)字濾波器設(shè)計(jì)
5.2.1 數(shù)字濾波器結(jié)構(gòu)及其VHDL描述
5.2.2 濾波器設(shè)計(jì)和結(jié)果觀察
5.3 應(yīng)用邏輯鎖定技術(shù)
5.3.1 底層模塊設(shè)計(jì)及其VQM文件保存
5.3.2 確定邏輯鎖定區(qū)域及其特性
5.3.3 將設(shè)計(jì)實(shí)體移至鎖定區(qū)域
5.3.4 編譯優(yōu)化鎖定后的filter模塊
5.4 頂層設(shè)計(jì)優(yōu)化
5.4.1 記錄鎖定信息
5.4.2 邏輯鎖定信息的輸出
5.4.3 邏輯鎖定信息的輸入
5.4.4 編譯和結(jié)果觀察
習(xí)題
第6章 FIR數(shù)字濾波器設(shè)計(jì)
6.1 FIR數(shù)字濾波器原理
6.2 使用DSP Builder設(shè)計(jì)FIR數(shù)字濾波器
6.2.1 3階常系數(shù)FIR濾波器的設(shè)計(jì)
6.2.2 4階FIR濾波器節(jié)的設(shè)計(jì)
6.2.3 16階FIR濾波器模型設(shè)計(jì)
6.2.4 使用MATLAB的濾波器設(shè)計(jì)工具
6.2.5 16階FIR濾波器的硬件實(shí)現(xiàn)
6.3 使用FIR IP Core設(shè)計(jì)FIR濾波器
6.3.1 FIR濾波器核與DSP Builder集成
6.3.2 FIR濾波器核的使用
習(xí)題
第7章 IIR數(shù)字濾波器設(shè)計(jì)
7.1 IIR濾波器原理
7.2 使用DSP Builder設(shè)計(jì)IIR濾波器
7.2.1 4階直接Ⅱ型IIR濾波器設(shè)計(jì)
7.2.2 4階級聯(lián)型IIR濾波器設(shè)計(jì)
7.3 在Quartus II中使用IIR濾波器IP核
7.3.1 配置Quartus II以便使用IIR濾波器核
7.3.2 使用IIR濾波器核
習(xí)題
第8章 FFT設(shè)計(jì)
8.1 FFT的原理
8.1.1 快速傅立葉變換FFT
8.1.2 快速傅立葉反變換IFFT
8.2 FFT與蝶形運(yùn)算
8.3 使用DSP Builder設(shè)計(jì)FFT
8.3.1 8點(diǎn)DIT FFT模型的建立
8.3.2 8點(diǎn)DIT FFT模型的實(shí)現(xiàn)
8.4 在DSP Builder中使用FFT IP Core
習(xí)題
第9章 DDS設(shè)計(jì)
9.1 DDS的基本原理
9.2 DDS的模塊設(shè)計(jì)
9.2.1 建立DDS模型
9.2.2 DDS模型的使用
9.3 FSK調(diào)制器設(shè)計(jì)
9.3.1 FSK調(diào)制器原理
9.3.2 FSK模型
習(xí)題
第10章 編碼與譯碼
10.1 偽隨機(jī)序列
10.1.1 m序列
10.1.2 m序列發(fā)生器模型
10.2 幀同步檢出
10.2.1 巴克碼
10.2.2 巴克碼的檢出模型
10.3 RS碼
10.3.1 RS碼簡介
10.3.2 使用IP Core設(shè)計(jì)RS編碼器
10.3.3 使用IP Core設(shè)計(jì)RS譯碼器
10.4 Viterbi譯碼
10.4.1 卷積碼的Viterbi譯碼
10.4.2 用IP Core設(shè)計(jì)Viterbi譯碼器
習(xí)題
第11章 DSP Builder設(shè)計(jì)規(guī)則
11.1 位寬設(shè)計(jì)規(guī)則
11.2 頻率設(shè)計(jì)規(guī)則
11.2.1 單時鐘設(shè)計(jì)規(guī)則
11.2.2 多時鐘設(shè)計(jì)
11.2.3 使用PLL的高級特性
11.3 DSP Builder設(shè)計(jì)的取名規(guī)則
11.4 定點(diǎn)數(shù)據(jù)下標(biāo)說明
11.5 在SBF中二進(jìn)制小數(shù)點(diǎn)的位置
11.6 GoTo和From模塊的支持特性
11.7 MegaCore功能塊支持特性
11.8 層次化設(shè)計(jì)
11.9 黑盒子化
11.10 將DSP Builder設(shè)計(jì)方式用在外部RTL設(shè)計(jì)
第12章 AltLab庫
12.1 SignalCompiler模塊
12.1.1 綜合域編譯流程
12.1.2 數(shù)據(jù)位寬的傳遞
12.1.3 Tapped Delay Line
12.1.4 時鐘設(shè)置
12.1.5 DSP Builder報告文件
12.2 Subsystem Builder模塊
第13章 算術(shù)庫
13.1 比較器模塊
13.2 計(jì)數(shù)器模塊
13.3 差分模塊
13.4 除法模塊
13.5 增益模塊
13.6 遞增遞減模塊
13.7 乘法累加模塊
13.8 乘加模塊
13.9 并行加減法器模塊
13.10 乘積模塊
13.11 其它算術(shù)模塊
13.11.1 SOP TAP模塊
13.11.2 流水線加法器模塊
13.11.3 積分模塊
第14章 其它DSP設(shè)計(jì)庫
14.1 總線控制庫
14.1.1 AltBus 模塊
14.1.2 輸入/輸出常數(shù)模塊
14.1.3 小數(shù)點(diǎn)確定模塊
14.1.4 BusBuild模塊
14.1.5 Bus Concatenation模塊
14.1.6 Bus Conversion模塊
14.1.7 Extract Bit模塊
14.2 復(fù)數(shù)信號庫
14.2.1 Butterfly 算子模塊
14.2.2 復(fù)數(shù)加減模塊
14.2.3 復(fù)數(shù)乘積模塊
14.2.4 復(fù)數(shù)共軛模塊
14.2.5 復(fù)數(shù)與Real-Imag間的連接模塊
14.2.6 復(fù)數(shù)多路選擇器模塊
14.2.7 復(fù)數(shù)延遲模塊
14.2.8 復(fù)數(shù)常數(shù)模塊
14.3 Gates庫
14.3.1 Case語句模塊
14.3.2 IF語句模塊
14.3.3 邏輯位操作符模塊
14.3.4 邏輯總線操作符模塊
14.3.5 LUT模塊
14.3.6 n-to-1多路選擇器模塊
14.4 狀態(tài)機(jī)函數(shù)庫
14.4.1 FIFO控制狀態(tài)機(jī)設(shè)計(jì)示例
14.4.2 狀態(tài)機(jī)設(shè)計(jì)流程
14.5 Storage庫
14.5.1 延遲模塊
14.5.2 Down Sampling和Up Sampling模塊
14.5.3 雙口RAM模塊
14.5.4 并行到串行轉(zhuǎn)換模塊與串行到并行轉(zhuǎn)換模塊
14.5.5 數(shù)據(jù)排列方式模塊
14.5.6 ROM EAB模塊
14.5.7 Shift Taps模塊
14.5.8 PLL模塊
附錄
參考文獻(xiàn)