現(xiàn)代VLSI設(shè)計(jì)：系統(tǒng)芯片設(shè)計(jì)

譯者的話
第三版前言
第二版前言
第一版前言
第1章 數(shù)字系統(tǒng)和VLSI
1. 1 為什么要進(jìn)行集成電路設(shè)計(jì)
1. 2 IC制造
1. 2. 1 工藝
1. 2. 2 技術(shù)經(jīng)濟(jì)分析
1. 3 COMS工藝
1. 3. 1 COMS電路技術(shù)
1. 3. 2 功耗
1. 3. 3 設(shè)計(jì)和可測性
1. 4 IC設(shè)計(jì)技術(shù)
1. 4. 1 層次設(shè)計(jì)
1. 4. 2 抽象設(shè)計(jì)
1. 4. 3 計(jì)算機(jī)輔助設(shè)計(jì)
1. 5 發(fā)展趨勢
1. 6 小結(jié)
1. 7 文獻(xiàn)介紹
習(xí)題
第2章 晶體管和版圖
33
2. 3. 7 晶體管的高級結(jié)構(gòu)
2. 3. 8 Spice模型
2. 4 導(dǎo)線和通孔
2. 4. 1 導(dǎo)線的寄生效應(yīng)
2. 4. 2 銅連線的趨膚效應(yīng)
2. 5 設(shè)計(jì)規(guī)則
2. 5. 1 制作缺陷
2. 5. 2 按比例縮小的設(shè)計(jì)規(guī)則
2. 5. 3 SCMOS設(shè)計(jì)規(guī)則
2. 5. 4 標(biāo)準(zhǔn)工藝參數(shù)
2. 6 版圖設(shè)計(jì)和工具
2. 6. 1 電路版圖
2. 6. 2 棍圖
2. 6. 3 層次棍圖
2. 6. 4 版圖設(shè)計(jì)和分析工具
2. 6. 5 自動(dòng)版圖工具
2. 7 文獻(xiàn)介紹
習(xí)題
第3章 邏輯門
3. 1 引言
3. 2 組合邏輯函數(shù)
3. 3 靜態(tài)互補(bǔ)邏輯門
3. 3. 1 門級結(jié)構(gòu)
3. 3. 2 基本門電路的版圖
3. 3. 3 邏輯級
3. 3. 4 時(shí)延和傳輸時(shí)間
3. 3. 5 功耗
3. 3. 6 速度功率積
3. 3. 7 版圖和寄生效應(yīng)
3. 3. 8 驅(qū)動(dòng)大負(fù)載
3. 4 開關(guān)邏輯
3. 5 交替的門電路
3. 5. 1 準(zhǔn)nMOS邏輯
3. 5. 2 DCVS邏輯
3. 5. 3 多米諾邏輯
3. 6 低功耗邏輯門電路
3. 7 電阻性互連線的時(shí)延
3. 7. 1 RC傳輸線的時(shí)延
3. 7. 2 通過RC樹的時(shí)延
3. 7. 3 在RC傳輸線中插入緩沖器
3. 7. 4 RC線路中的串?dāng)_
3. 8 感性互連線的延時(shí)
3. 8. 1 基本RLC電路
3. 8. 2 RLC傳輸線的時(shí)延
3. 8. 3 RLC傳輸線中插入緩沖器
3. 9 文獻(xiàn)介紹
習(xí)題
第4章 組合邏輯網(wǎng)絡(luò)
4. 1 引言
4. 2 基于標(biāo)準(zhǔn)單元的版圖
4. 2. 1 單行版圖設(shè)計(jì)
4. 2. 2 標(biāo)準(zhǔn)單元版圖設(shè)計(jì)
4. 3 模擬
4. 4 組合網(wǎng)絡(luò)的時(shí)延
4. 4. 1 扇出
4. 4. 2 路徑時(shí)延
4. 4. 3 晶體管尺寸
4. 4. 4 自動(dòng)邏輯優(yōu)化
4. 5 邏輯和互連線的設(shè)計(jì)
4. 5. 1 時(shí)延的建模
4. 5. 2 連線尺寸
4. 5. 3 插入緩沖器
4. 5. 4 串?dāng)_的最小化
4. 6 功率優(yōu)化
4. 6. 1 功率分析
4. 7 開關(guān)邏輯網(wǎng)絡(luò)
4. 8 組合邏輯的測試
4.
8.
1 邏輯門的測試
4.
8.
2 組合網(wǎng)絡(luò)測試
4.
9 文獻(xiàn)介紹
習(xí)題
第5章時(shí)序機(jī)
5.
1 引言
5.
2 鎖存器和觸發(fā)器
5.
2.
1 儲(chǔ)存元件的種類
5.
2.
2 鎖存器
5.
2.
3 觸發(fā)器
5.
3 時(shí)序系統(tǒng)和時(shí)鐘規(guī)則
5.
3.
1 觸發(fā)器單相系統(tǒng)
5.
3.
2 鎖存器兩相系統(tǒng)
5.
3.
3 高級時(shí)鐘分析
5.
3.
4 時(shí)鐘發(fā)生器
5.
4 時(shí)序系統(tǒng)設(shè)計(jì)
5.
4.
1 時(shí)序機(jī)的結(jié)構(gòu)規(guī)范
5.
4.
2 狀態(tài)轉(zhuǎn)換圖和表
5.
4.
3 狀態(tài)分配
5.
5 功率優(yōu)化
5.
6 設(shè)計(jì)確認(rèn)
5.
7 時(shí)序測試
5.
8 文獻(xiàn)介紹
習(xí)題
第6章 子電路系統(tǒng)設(shè)計(jì)
6.
1 引言
6.
2 子電路系統(tǒng)設(shè)計(jì)原理
6.
2.
1 流水線
6.
2.
2 數(shù)據(jù)通道
6.
3 組合移位器
6.
4 加法器
6.
5 算術(shù)邏輯單元
6.
6 乘法器
6.
7 高密度存儲(chǔ)器
6.
7.
1 ROM
6.
7.
2 靜態(tài)RAM
6.
7.
3 三管動(dòng)態(tài)RAM
6.
7.
4 單管動(dòng)態(tài)RAM
6.
8 現(xiàn)場可編程門陣列
6.
9 可編程邏輯陣列
6.
10 文獻(xiàn)介紹
習(xí)題
第7章 版圖規(guī)劃
7.
1 引言
7.
2 版圖規(guī)劃方法
7.
2.
1 區(qū)塊布局和通道定義
7.
2.
2 全局布線
7.
2.
3 開關(guān)盒布線
7.
2.
4 功率分布
7.
2.
5 時(shí)鐘分布
7.
2.
6 版圖規(guī)劃技巧
7.
2.
7 設(shè)計(jì)確認(rèn)
7.
3 芯片外的連接
7.
3.
1 封裝
7.
3.
2 I／O結(jié)構(gòu)
7.
3.
3 壓焊塊的設(shè)計(jì)
7.
4 文獻(xiàn)介紹
習(xí)題
第8章 體系結(jié)構(gòu)設(shè)計(jì)
8.
1 引言
8.
2 硬件描述語言
8.
2.
1 硬件描述語言的模塊化
8.
2.
2 VHDL
8.
2.
3 Verilog
8.
2.
4 用C語言作為硬件描述語言
8.
3 寄存器傳輸級設(shè)計(jì)
8.
3.
1 數(shù)據(jù)通道——控制器的體系結(jié)構(gòu)
8.
3.
2 ASM圖的設(shè)計(jì)
8.
4 高級綜合
8.
4.
1 功能性建模的編程
8.
4.
2 數(shù)據(jù)
8.
4.
3 控制
8.
4.
4 數(shù)據(jù)和控制
8.
4.
5 設(shè)計(jì)方法學(xué)
8.
5 低功耗結(jié)構(gòu)
8.
5.
1 電壓大小按比例縮放的驅(qū)動(dòng)結(jié)構(gòu)
8.
5.
2 省電模式
8.
6 系統(tǒng)芯片和嵌入式CPU
8.
7 體系結(jié)構(gòu)的測試
8.
8 文獻(xiàn)介紹
習(xí)題
第9章 芯片設(shè)計(jì)
9.
1 引言
9.
2 設(shè)計(jì)方法
9.
3 Kitchen定時(shí)器芯片
9.
3.
1 定時(shí)器的規(guī)范和結(jié)構(gòu)
9.
3.
2 結(jié)構(gòu)設(shè)計(jì)
9.
3.
3 邏輯和布局設(shè)計(jì)
9.
3.
4 設(shè)計(jì)確認(rèn)
9.
4 微處理器數(shù)據(jù)通道
9.
4.
1 數(shù)據(jù)通道組成
9.
4.
2 時(shí)鐘化和總線設(shè)計(jì)
9.
4.
3 邏輯和版圖設(shè)計(jì)
9.
5 文獻(xiàn)介紹
習(xí)題
第10章 CAD系統(tǒng)和算法
10.
1 引言
10.
2 CAD系統(tǒng)
10.
3 開關(guān)級模擬
10.
4 版圖綜合
10.
4.
1 布局
10.
4.
2 全局布線
10.
4.
3 詳細(xì)布線
10.
5 版圖分析
10.
6 時(shí)序分析和優(yōu)化
10.
7 邏輯綜合
10.
7.
1 與工藝無關(guān)的邏輯優(yōu)化
10.
7.
2 與工藝有關(guān)的邏輯優(yōu)化
10.
8 測試發(fā)生器
10.
9 時(shí)序機(jī)的優(yōu)化
10.
10 調(diào)度和約束
10.
11 軟硬件協(xié)同設(shè)計(jì)
10.
12 文獻(xiàn)介紹
習(xí)題
附錄A 詞匯表
附錄B 芯片設(shè)計(jì)工程
B.
1 分類規(guī)劃思想
B.
2 工程建議和規(guī)范
B.
3 設(shè)計(jì)規(guī)劃
B.
4 設(shè)計(jì)檢查點(diǎn)及文檔
B.
4.
1 子系統(tǒng)檢查
B.
4.
2 第一次版圖檢查
B.
4.
3 工程完成
附錄C Kitchen定時(shí)器模型
C.
1 用C語言描述的硬件模型
C.
1.
1 模擬
C.
1.
2 實(shí)例
參考文獻(xiàn)