基于AVR單片機(jī)的SoC：FPSLIC設(shè)計(jì)入門

第1章 FPSLIC器件AT94K簡介
1.1 AT94K簡介與特點(diǎn)1
1.2 FPGA內(nèi)核4
1.2.1 FPGA基本結(jié)構(gòu)4
1.2.2 內(nèi)部FreeRAM8
1.2.3 FPGA時鐘和置位/復(fù)位10
1.3 FPGA/AVR接口和系統(tǒng)控制13
1.3.1 FPGA/AVR接口電路13
1.3.2 程序和數(shù)據(jù)SRAM13
1.3.3 FPGA訪問數(shù)據(jù)SRAM模式15
1.3.4 AVR訪問程序存儲器模式15
1.3.5 AVR Cache模式19
1.3.6 FPGA/AVR系統(tǒng)控制19
1.3.7 系統(tǒng)復(fù)位22
1.4 AVR內(nèi)核及外設(shè)23
1.4.1 AVR內(nèi)核總體結(jié)構(gòu)23
1.4.2 AVR中央處理器24
1.4.3 AVR存儲器26
1.4.4 AVR對FPGA的控制32
1.4.5 AVR復(fù)位系統(tǒng)36
1.4.6 AVR系統(tǒng)中斷系統(tǒng)38
1.4.7 AVR單片機(jī)節(jié)電方式43
1.4.8 JTAG接口和片上調(diào)試系統(tǒng)OCD44
1.4.9 定時/計(jì)數(shù)器46
1.4.10 UART62
1.4.11 2線串行接口71
1.4.12 I/O端口83
第2章 System Designer 3.0快速入門指導(dǎo)
2.1 System Designer軟件的安裝92
2.1.1 系統(tǒng)的配置92
2.1.2 軟件的安裝92
2.1.3 產(chǎn)品License的設(shè)置100
2.1.4 基于硬件狗的License的設(shè)置101
2.2 快速入門教程104
2.2.1 設(shè)計(jì)功能的描述104
2.2.2 新工程的建立105
2.2.3 編譯AVR的匯編/C代碼111
2.2.4 綜合FPGA的VHDL代碼115
2.2.5 AVRFPGA的接口設(shè)計(jì)116
2.2.6 FPGA的布局布線118
2.2.7 布局前聯(lián)合仿真121
2.2.8 布局后聯(lián)合仿真125
2.2.9 器件編程與實(shí)驗(yàn)驗(yàn)證126
第3章 System Designer 3.0簡介
3.1 工程項(xiàng)目管理器129
3.1.1 工程項(xiàng)目管理器的作用129
3.1.2 工程項(xiàng)目管理器的組成129
3.1.3 打開已有工程130
3.2 設(shè)計(jì)流程131
3.2.1 器件結(jié)構(gòu)簡介131
3.2.2 快速流程132
3.2.3 高級流程133
3.3 菜單命令134
3.3.1 項(xiàng)目菜單134
3.3.2 編輯菜單135
3.3.3 選項(xiàng)菜單136
第4章 AVR單片機(jī)編程
4.1 AVR Studio工作環(huán)境簡介137
4.1.1 AVR Studio的主要視窗137
4.1.2 AVR Studio的調(diào)試控制及中斷命令140
4.2 AVR設(shè)計(jì)流程143
4.2.1 System Designer中的AVR Design設(shè)計(jì)流程143
4.2.2 獨(dú)立的AVR Studio軟件的設(shè)計(jì)流程145
4.3 AVR軟件仿真器概述147
4.3.1 軟件仿真器選項(xiàng)147
4.3.2 軟件仿真器模塊147
第5章 FPGA的System Designer 3.0設(shè)計(jì)輸入
5.1 FPGA設(shè)計(jì)流程簡介149
5.1.1 設(shè)計(jì)輸入149
5.1.2 設(shè)計(jì)驗(yàn)證150
5.1.3 綜合優(yōu)化151
5.1.4 設(shè)計(jì)實(shí)現(xiàn)151
5.2 VHDL語言簡介152
5.2.1 VHDL基本結(jié)構(gòu)152
5.2.2 結(jié)構(gòu)體的描述方式154
5.2.3 庫. 程序包和配置156
5.2.4 VHDL對象160
5.2.5 VHDL數(shù)據(jù)類型162
5.2.6 VHDL運(yùn)算操作符164
5.2.7 順序語句165
5.2.8 并行語句169
5.3 System Designer 3.0的設(shè)計(jì)輸入179
5.3.1 文本編輯環(huán)境180
5.3.2 源文件的建立187
第6章 FPGA的System Designer 3.0設(shè)計(jì)驗(yàn)證與實(shí)現(xiàn)
6.1 System Designer 3.0的設(shè)計(jì)驗(yàn)證199
6.1.1 ModelSim 5.6e的特點(diǎn)199
6.1.2 ModelSim主窗口200
6.1.3 仿真的基本步驟203
6.1.4 創(chuàng)建一個工程203
6.1.5 基本的VHDL仿真207
6.1.6 VHDL設(shè)計(jì)調(diào)試219
6.1.7 其他仿真功能窗口介紹222
6.1.8 測試平臺的建立和仿真227
6.2 System Designer 3.0的邏輯綜合230
6.2.1 快速設(shè)置231
6.2.2 綜合向?qū)?32
6.2.3 高級流程237
6.2.4 使用高級流程綜合不同的下載模式251
6.3 設(shè)計(jì)的物理實(shí)現(xiàn)254
6.3.1 Figaro簡介254
6.3.2 Figaro設(shè)計(jì)的兩個流程255
6.3.3 創(chuàng)建設(shè)計(jì)目錄257
6.3.4 設(shè)計(jì)文件的打開259
6.3.5 設(shè)計(jì)的適配260
6.3.6 設(shè)計(jì)器件的增加和分區(qū)261
6.3.7 設(shè)計(jì)的編譯265
6.3.8 用戶宏的生成269
第7章 聯(lián)合驗(yàn)證
7.1 聯(lián)合驗(yàn)證軟件的組成271
7.2 聯(lián)合驗(yàn)證272
7.2.1 System Designer的初始設(shè)置272
7.2.2 聯(lián)合驗(yàn)證的啟動272
7.2.3 在聯(lián)合驗(yàn)證模式下使用AVR Studio273
7.2.4 硬件和軟件仿真器的狀態(tài)指示274
7.2.5 AVR Studio聯(lián)合驗(yàn)證菜單275
7.2.6 在聯(lián)合驗(yàn)證模式下使用ModelSim276
7.2.7 聯(lián)合驗(yàn)證的重啟276
7.3 AVRFPGA接口設(shè)計(jì)應(yīng)用舉例277
7.3.1 AVRFPGA接口設(shè)計(jì)1277
7.3.2 AVRFPGA接口設(shè)計(jì)2278
7.3.3 AVRFPGA接口設(shè)計(jì)3280
7.3.4 AVRFPGA接口設(shè)計(jì)4283
7.3.5 AVRFPGA接口設(shè)計(jì)5285
7.3.6 AVRFPGA接口設(shè)計(jì)6288
7.4 器件配置與下載291
7.4.1 生成下載數(shù)據(jù)流文件291
7.4.2 下載配置EEPROM292
7.5 FPSLIC系統(tǒng)開發(fā)包294
7.5.1 FPSLIC ATSTK94開發(fā)包配置與硬件結(jié)構(gòu)294
7.5.2 實(shí)驗(yàn)板ATSTK94測試305
7.5.3 ATSTK94應(yīng)用實(shí)例308