數(shù)字系統(tǒng)邏輯設計

第1章基本知識
1.1數(shù)制及其轉換
1.1.1進位計數(shù)制
1.1.2數(shù)制轉換
1.2帶符號二進制數(shù)的代碼表示
1.2.1原碼
1.2.2反碼
1.2.3補碼
1.3幾種常用的編碼
1.3.1十進制數(shù)的二進制編碼（BCD碼）
1.3.2可靠性編碼
1.3.3字符編碼
本章小結
思考題
習題1
第2章邏輯代數(shù)基礎
2.1邏輯代數(shù)的基本概念
2.1.1邏輯變量及基本邏輯運算
2.1.2邏輯函數(shù)及邏輯函數(shù)間的相等
2.1.3邏輯函數(shù)的表示法
2.2邏輯代數(shù)的基本等式和重要規(guī)則
2.2.1基本等式
2.2.2重要規(guī)則
2.2.3復合邏輯
2.3邏輯函數(shù)表達式的形式與變換
2.3.1邏輯函數(shù)表達式的兩種基本形式
2.3.2邏輯函數(shù)表達式的兩種標準形式
2.3.3邏輯函數(shù)表達式的轉換
2.4邏輯函數(shù)化簡
2.4.1代數(shù)化簡法
2.4.2卡諾圖化簡法
2.5邏輯門電路
2.5.1簡單門電路
2.5.2復合門電路
2.5.3邏輯門電路的性能指標
2.6邏輯函數(shù)的實現(xiàn)
2.6.1用與非門實現(xiàn)邏輯函數(shù)
2.6.2用或非門實現(xiàn)邏輯函數(shù)
2.6.3用與或非門實現(xiàn)邏輯函數(shù)
2.6.4用異或門實現(xiàn)邏輯函數(shù)
本章小結
思考題
習題2
第3章組合邏輯電路
3.1基本概念
3.2組合邏輯電路分析
3.2.1分析的一般步驟
3.2.2分析舉例
3.3組合邏輯電路設計
3.3.1設計方法概述
3.3.2設計舉例
3.3.3設計中幾個實際問題的處理
3.4組合邏輯電路的險象
3.4.1競爭現(xiàn)象與險象的產(chǎn)生
3.4.2險象的消除
3.5常用中規(guī)模組合邏輯器件及應用
3.5.1二進制并行加法器
3.5.2譯碼器
3.5.3數(shù)據(jù)選擇器
本章小結
思考題
習題3
第4章同步時序邏輯電路
4.1概述
4.1.1同步時序邏輯電路的結構和特點
4.1.2同步時序邏輯電路的兩種模型
4.1.3同步時序邏輯電路的描述方法
4.2存儲元件——觸發(fā)器
4.2.1基本R-S觸發(fā)器
4.2.2常用時鐘控制觸發(fā)器
4.3同步時序邏輯電路分析
4.3.1分析的一般步驟
4.3.2分析舉例
4.4同步時序邏輯電路的設計
4.4.1設計的一般步驟
4.4.2設計舉例
4.5常用中規(guī)模同步時序邏輯器件及應用
4.5.1集成同步計數(shù)器
4.5.2集成同步寄存器
本章小結
思考題
習題4
第5章異步時序邏輯電路
5.1異步時序邏輯電路的結構模型
5.2脈沖異步時序邏輯電路
5.2.1電路工作特點與描述方法
5.2.2脈沖異步時序邏輯電路的分析
5.2.3脈沖異步時序邏輯電路的設計
5.3電平異步時序邏輯電路
5.3.1電路工作特點與描述方法
5.3.2電平異步時序邏輯電路的分析
5.3.3電平異步時序邏輯電路反饋回路間的競爭
5.4電平異步時序邏輯電路的設計
5.4.1電平異步時序邏輯電路設計的一般步驟和方法
5.4.2電平異步時序邏輯電路設計舉例
5.5常用中規(guī)模異步時序邏輯器件及應用
5.5.1典型芯片
5.5.2應用舉例
本章小結
思考題
習題5
第6章可編程邏輯器件
6.1PLD概述
6.1.1PLD的發(fā)展
6.1.2PLD的基本結構
6.1.3PLD的電路表示法
6.1.4PLD的分類
6.2可編程只讀存儲器
6.2.1半導體存儲器
6.2.2可編程ROM的結構與類型
6.2.3可編程ROM的應用
6.3可編程邏輯陣列PLA
6.3.1PLA的邏輯結構
6.3.2PLA的應用
6.4可編程陣列邏輯PAL
6.4.1PAL的基本邏輯結構
6.4.2PAL的輸出和反饋結構
6.4.3PAL的應用
6.5通用陣列邏輯GAL
6.5.1GAL的基本邏輯結構
6.5.2GAL的輸出邏輯宏單元OLMC
6.5.3GAL器件的開發(fā)過程
6.6在系統(tǒng)編程技術簡介
6.6.1ISP技術的主要特點
6.6.2ISP可編程邏輯器件的類型
6.6.3ISP器件的開發(fā)過程
本章小結
思考題
習題6
第7章綜合應用舉例
7.1汽車尾燈控制器設計
7.1.1設計要求
7.1.2功能描述
7.1.3電路設計
7.2彈道計時器設計
7.2.1設計要求
7.2.2功能描述
7.2.3電路設計
7.3數(shù)字鐘電路設計
7.3.1設計要求
7.3.2功能描述
7.3.3電路設計
本章小結
附錄A習題參考解答
附錄B實驗
參考文獻