CMOS數(shù)字集成電路：分析與設(shè)計

第1章概論
1.1發(fā)展歷史
1.2本書的目標(biāo)和結(jié)構(gòu)
1.3電路設(shè)計舉例
1.4VLSI設(shè)計方法綜述
1.5VLSI設(shè)計流程
1.6設(shè)計分層
1.7規(guī)范化.模塊化和本地化的概念
1.8VLSI的設(shè)計風(fēng)格
1.9設(shè)計質(zhì)量
1.10封裝技術(shù)
1.11計算機輔助設(shè)計技術(shù)
1.12習(xí)題
第2章MOS場效應(yīng)管的制造
2.1引言
2.2制造工藝的基本步驟
2.3CMOSn阱工
2.4版圖設(shè)計規(guī)劃
2.5全定制掩膜版圖設(shè)計
2.6習(xí)題
第3章MOS日體管
3.1金屬-氧化物-半導(dǎo)體（MOS）結(jié)構(gòu)
3.2外部偏置上下的MOS系統(tǒng)
3.3MOS場效應(yīng)管（MOSFET）的結(jié)構(gòu)和作用
3.4MOSFET的電流-電壓特性
3.5MOSFET的收容和不尺寸效應(yīng)
3.6MOSFET電容
3.7習(xí)題
第4章用SPICE進行MOS管建模
4.1概述
4.2基本概念
4.3一級模型方程
4.4二級模型方程
4.5三維模型方程
4.6選進的MOSFT模型
4.7電容模型
4.8SPICE　MOSFET模型的比較
4.9附錄
4.10習(xí)題
第5章MOS反相器的靜態(tài)特性
5.1概述
5.2電阻負(fù)載型反相器
5.3n型MOSFET負(fù)載反相器
5.4CMOS反相器
5.5習(xí)題
第6章MOS反相器的開關(guān)特性和體效應(yīng)
6.1概論
6.2延遲時間的定義
6.3延遲時間的計算
6.4延遲限制下的反相器設(shè)計
6.5互連線電容的估算
6.6互連線延遲的計算
6.7CMOS反相器的開關(guān)功耗
6.8附錄
6.9習(xí)題
第7章組合MOS邏輯電路
7.1概述
7.2帶耗盡型nMOS負(fù)載的MOS邏輯電路
7.3CMOS邏輯電路
7.4復(fù)合邏輯電路
7.5CMOS傳輸門
7.6習(xí)題
第8章時序MOS邏輯電路
8.1概述
8.2雙穩(wěn)態(tài)元件的特性
8.3SR鎖存電路
8.4鐘控鎖存器和觸發(fā)器電路
8.5CMOS的D鎖器和邊沿觸發(fā)器
8.6附錄
8.7習(xí)題
第9章動態(tài)邏輯電路
9.1概述
9.2傳輸晶體管電路的基本原理
9.3電壓自舉技術(shù)
9.4同步動態(tài)電路技術(shù)
9.5動態(tài)COMS電路技術(shù)
9.6高性能動態(tài)邏輯CMOS電路習(xí)題
9.7習(xí)題
第10章半導(dǎo)體存儲器
10.1概述
10.2動態(tài)隨機存儲器（DRAM）
10.3靜態(tài)隨機存取存儲器（SRAM）
10.4非易失存儲器
10.5閃存
10.6鐵電隨機存儲器（FRAM）
10.7習(xí)題
第11章低功耗CMOS邏輯電路
11.1概述
11.2功耗綜述
11.3電壓按比例降低的低功率設(shè)計
11.4開關(guān)激活率的估算和是佳化
11.5減小開關(guān)電容
11.6絕熱邏輯電路
11.7習(xí)題
第12章BICMOS邏輯電路
12.1概述
12.2雙極型晶體管（BJT）的結(jié)構(gòu)和工作原理
12.3BJT的動態(tài)特性
12.4基本BiCMOS電路的靜態(tài)特性
12.5BiCMOS邏輯電路的開關(guān)延遲
12.6BiCMOS的應(yīng)用
12.7習(xí)題
第13章芯片輸入輸出電路
13.1概述
13.2靜電放電（ESD）保護
13.3輸入電路
13.4輸出電路和L(dildt)噪聲
13.5片內(nèi)時鐘生成和分配
13.6“閂鎖”現(xiàn)象及其預(yù)防措施
13.7習(xí)題
第14章產(chǎn)品化設(shè)計
14.1概述
14.2工藝變化
14.3基本概念和定義
14.4實驗設(shè)計與性能建模
14.5參數(shù)成品率的評估
14.6參數(shù)成品率的最大值
14.7最壞情況分析
14.8性能參數(shù)變化的最小化
14.9習(xí)題
第15章可測性設(shè)計
15.1概述
15.2故障類型和模型
15.3可控性和可觀察性
15.4專用可測試性設(shè)計技術(shù)
15.5基于掃描的技術(shù)
15.6內(nèi)建自測（BIST）技術(shù)
15.7電流監(jiān)控IDDQ檢測
15.8習(xí)題
參考文獻(xiàn)