數(shù)字邏輯電路的ASIC設(shè)計(jì)：實(shí)現(xiàn)高速高可靠性數(shù)字系統(tǒng)設(shè)計(jì)技巧

第1章 ASIC=同步式設(shè)計(jì)：更高可靠性設(shè)計(jì)方法的實(shí)現(xiàn)
1. 1 面向高性能系統(tǒng)的設(shè)計(jì)
1. 1. 1 ASIC的基本鎖存器構(gòu)造
1. 1. 2 ASIC的數(shù)據(jù)通路
1. 1. 3 完全同步式設(shè)計(jì)
1. 1. 4 現(xiàn)代的ASIC設(shè)計(jì)方法
1. 1. 5 電路設(shè)計(jì)者和器件商
1. 2 同步電路的不足
1. 2. 1 鎖存器的錯誤運(yùn)行--競爭
1. 2. 2 鎖存器的設(shè)置時間和保持時間
1. 2. 3 能有效防止競爭的雙鎖存器結(jié)構(gòu)
1. 2. 4 亞穩(wěn)狀態(tài)
1. 3 同步電路設(shè)計(jì)
1. 3. 1 可測性設(shè)計(jì)的重要性
1. 3. 2 可測性設(shè)計(jì)的兩種方式
1. 3. 3 同步電路的設(shè)計(jì)方法
1. 3. 4 同步電路的優(yōu)勢
1. 3. 5 同步電路的優(yōu)勢的體現(xiàn)
1. 4 ASIC機(jī)能設(shè)計(jì)方法有待思考的地方
1. 4. 1 ASIC的庫單元
1. 4. 2 內(nèi)部鎖存器的尋址技術(shù)
1. 4. 3 從非同步電路轉(zhuǎn)向同步電路的失敗例子
1. 4. 4 PLA的導(dǎo)入
1. 4. 5 非同步電路的鎖存器置換
第2章 邏輯門電路詳解
2. 1 邏輯門電路的最基本的知識
2. 1. 1 AND邏輯門和OR邏輯門
2. 1. 2 正邏輯和負(fù)邏輯
2. 1. 3 AO邏輯門電路／OA邏輯門電路
2. 1. 4 分配法則
2. 1. 5 ExclusiveOR邏輯門電路
2. 1. 6 是否還有其他2位輸入信號的邏輯門電路
2. 1. 7 邏輯式和真值表的作用
2. 1. 8 游戲式邏輯電路
2. 2 加法電路及其構(gòu)成方法
2. 2. 1 3位輸入信號的全加器 full adder
2. 2. 2 2位輸入信號的加法電路
2. 2. 3 變量獨(dú)立的效果
2. 2. 4 單增量加法電路
2. 2. 5 大規(guī)模的位片加法電路 bit sliceadder
2. 2. 6 3位輸入信號的XOR
2. 2. 7 行彼進(jìn)位產(chǎn)生器
2. 3 其他輸入信號為3位的邏輯單元
2. 3. 1 數(shù)據(jù)選擇器
2. 3. 2 施耐德電路
2. 4 復(fù)合邏輯門電路的調(diào)整
2. 4. 1 信號失效 性 及其補(bǔ)救
2. 4. 2 不需失效補(bǔ)救的同步式結(jié)構(gòu)
2. 4. 3 實(shí)施信號失效對策的雙穩(wěn)態(tài)鎖存器
2. 4. 4 減少延遲, 集中延遲的效果
第3章 邏輯壓縮與奎恩·麥克拉斯基法
3. 1 除去玻色項(xiàng)的方法
3. 1. 1 解碼不需要的玻色項(xiàng)
3. 1. 2 略去玻色項(xiàng)的基本技術(shù)
3. 1. 3 熟練運(yùn)用分配法則和吸收法則
3. 1. 4 PLA上的邏輯壓縮
3. 1. 5 信號失效對策和測試能力的增強(qiáng)
3. 1. 6 運(yùn)用共同項(xiàng)的邏輯壓縮
3. 1. 7 能消去的共用項(xiàng)和不能消去的共用項(xiàng)
3. 1. 8 經(jīng)由邏輯壓縮生成或消去的共用項(xiàng)
3. 1. 9 邏輯壓縮在PLA上的實(shí)用技巧
3. 1. 10 強(qiáng)行嘗試邏輯壓縮的方法
3. 1. 11 邏輯壓縮的順序
3. 1. 12 邏輯壓縮例題
3. 1. 13 共用項(xiàng)的復(fù)習(xí)
3. 2 奎恩·麥克拉斯基法
3. 2. 1 準(zhǔn)確找出玻色項(xiàng)的方法
3. 2. 2 在PLA上運(yùn)用奎恩·麥克拉斯基法的原則
3. 2. 3 負(fù)選擇法
3. 2. 4 AO-OA邏輯門單元的互換及部分壓縮
第4章 組合電路設(shè)計(jì)
4. 1 選擇器. 解碼器. 編碼器
4. 1. 1 線路數(shù)據(jù)選擇器
4. 1. 2 線路解碼器
4. 1. 3 優(yōu)先編碼器
4. 2 比較和運(yùn)算電路的設(shè)計(jì)
4. 2. 1 數(shù)值比較器
4. 2. 2 單增量加法器
4. 2. 3 常數(shù)力口法器
4. 2. 4 二進(jìn)制全加器
4. 2. 5 7位片加法器
4. 2. 6 減法器
4. 2. 7 縮小加法器延遲的超前進(jìn)位
4. 2. 8 大規(guī)模二進(jìn)制加法器的速度和尺寸
4. 2. 9 跳躍進(jìn)位方式的二進(jìn)制加法器
4. 2. 10 多重跳躍進(jìn)位二進(jìn)制加法器
4. 2. 11 兩個二進(jìn)制乘法器構(gòu)成方式
4. 2. 12 順序乘法器
4. 2. 13 閃速乘法器
第5章 計(jì)數(shù)器電路的設(shè)計(jì)
5. 1 計(jì)數(shù)器設(shè)計(jì)的基礎(chǔ)
5. 1. 1 計(jì)數(shù)器分類
5. 1. 2 二進(jìn)制計(jì)數(shù)器與江遜計(jì)數(shù)器的利弊
5. 1. 3 ASIC的最大運(yùn)行速度的決定因素--臨界路徑
5. 1. 4 降低臨界路徑的方法
5. 1. 5 提高臨界路徑的方法
5. 2 各種各樣的計(jì)數(shù)器設(shè)計(jì)
5. 2. 1 二進(jìn)制計(jì)數(shù)器的設(shè)計(jì)
5. 2. 2 二進(jìn)制計(jì)數(shù)器的其他結(jié)構(gòu)
5. 2. 3 遞減計(jì)數(shù)器
5. 2. 4 遞減／遞增計(jì)數(shù)器的設(shè)計(jì)
5. 2. 5 進(jìn)行功能控制的計(jì)數(shù)器的設(shè)計(jì)
5. 2. 6 格雷碼計(jì)數(shù)器的設(shè)計(jì)
5. 3 LFSR M系列發(fā)生器 的設(shè)計(jì)
5. 3. 1 移位寄存器的設(shè)計(jì)
5. 3. 2 LFSR是作為什么來使用的
5. 3. 3 LFSR的周期
5. 3. 4 1／8000分頻器
5. 3. 5 LFSR的異常循環(huán)與束縛電路
5. 3. 6 LFSR的逆行計(jì)數(shù)器
第6章 江遜計(jì)數(shù)器
6. 1 設(shè)計(jì)高可靠性的江遜計(jì)數(shù)器
6. 1. 1 江遜計(jì)數(shù)器的正確循環(huán)與異常循環(huán)
6. 1. 2 江遜計(jì)數(shù)器只進(jìn)行正確循環(huán)的工作模式
6. 1. 3 捕弊 booby 束縛電路
6. 1. 4 對捕弊束縛電路的評價
6. 1. 5 2位江遜計(jì)數(shù)器
6. 1. 6 3位江遜計(jì)數(shù)器
6. 1. 7 5位江遜計(jì)數(shù)器
6. 1. 8 6位江遜計(jì)數(shù)器
6. 1. 9 通用江遜計(jì)數(shù)器
6. 2 沖刷順序的組成
6. 2. 1 高效率捕弊束縛電路的設(shè)計(jì)
6. 2. 2 使用通用狀態(tài)圖 state diagram
6. 2. 3 N位江遜計(jì)數(shù)器的設(shè)計(jì)
6. 2. 4 使用JK鎖存器的江遜計(jì)數(shù)器
第7章 定序器設(shè)計(jì)
7. 1 定序器電路設(shè)計(jì)的基礎(chǔ)知識
7. 1. 1 硬件定序器概述
7. 1. 2 定序器運(yùn)行概略
7. 1. 3 硬件定序器的有效構(gòu)成
7. 1. 4 定序器與微型處理器的區(qū)別
7. 2 把江遜計(jì)數(shù)器制作成狀態(tài)機(jī)
7. 2. 1 以江遜計(jì)數(shù)器為基礎(chǔ)
7. 2. 2 定序器的核心--狀態(tài)機(jī)
7. 2. 3 控制狀態(tài)的變化--停止／運(yùn)行
7. 2. 4 D鎖存器和JK鎖存器及其他鎖存器
7. 2. 5 改變計(jì)數(shù)器的長度--非對稱的江遜計(jì)數(shù)器
7. 2. 6 從狀態(tài)機(jī)中調(diào)用狀態(tài)機(jī)
7. 2. 7 多余的狀態(tài)分配轉(zhuǎn)到最后的狀態(tài)
7. 2. 8 狀態(tài)機(jī)的重疊操作
7. 2. 9 把狀態(tài)機(jī)分割成兩部分
7. 2. 10 跳躍操作的計(jì)數(shù)器--通用江遜計(jì)數(shù)器
7. 2. 11 通用狀態(tài)圖
7. 3 一比特?zé)嵛粻顟B(tài)機(jī)與江遜狀態(tài)機(jī)
7. 3. 1 一比特?zé)嵛粻顟B(tài)機(jī)概述
7. 3. 2 一比特?zé)嵛粻顟B(tài)機(jī)啟動前必要的清零
7. 3. 3 輸入信號同步用的鎖存器
7. 3. 4 輸出信號要注意靜態(tài)信號失效
7. 3. 5 二比特?zé)嵛粻顟B(tài)機(jī)
7. 3. 6 基于一比特?zé)嵛粻顟B(tài)機(jī)的RAS／CAS發(fā)生器
7. 3. 7 基于江遜狀態(tài)機(jī)的RAS／CAS發(fā)生器
7. 4 跳躍動作的設(shè)計(jì)
7. 4. 1 跳躍動作概述
7. 4. 2 無條件跳躍
7. 4. 3 有條件跳躍
7. 4. 4 多重 multi 跳躍
7. 4. 5 跳躍策略
7. 4. 6 DMA控制器的定序器
第8章 定序器的高可靠化技術(shù)
8. 1 高可靠性定序器概述
8. 1. 1 把故障的溫床集中到一處
8. 1. 2 實(shí)現(xiàn)摩爾狀態(tài)機(jī)
8. 1. 3 一個輸入信號只影響一個鎖存器
8. 1. 4 即使鎖存器反轉(zhuǎn)也不會破壞I／O裝置
8. 2 關(guān)注高可靠性江遜狀態(tài)機(jī)
8. 2. 1 江遜計(jì)數(shù)器的異常循環(huán)
8. 2. 2 從異常循環(huán)中脫離的方法
8. 2. 3 江遜狀態(tài)機(jī)的捕弊束縛
8. 2. 4 實(shí)現(xiàn)最短沖刷的操作
8. 2. 5 捕弊束縛電路的實(shí)際
8. 2. 6 非對稱江遜計(jì)數(shù)器的捕弊束縛電路
第9章 定序器的應(yīng)用設(shè)計(jì)
9. 1 軟件處理與硬件處理
9. 1. 1 程序規(guī)模和硬件規(guī)模
9. 1. 2 處理速度和功耗的研究
9. 2 自動扶梯的設(shè)計(jì)
9. 2. 1 自動扶梯動作原理
9. 2. 2 狀態(tài)的定義
9. 2. 3 鎖存器0和鎖存器1的動作
9. 2. 4 錯誤動作--增加信號失效對策
9. 2. 5 狀態(tài)和情況分開的問題
9. 3 信號機(jī)的設(shè)計(jì)
9. 3. 1 信號機(jī)動作原理
9. 3. 2 各狀態(tài)的條件
9. 3. 3 江遜計(jì)數(shù)器和狀態(tài)
9. 4 數(shù)碼存錢箱的設(shè)計(jì)
9. 4. 1 數(shù)碼存錢箱動作原理
9. 4. 2 多個狀態(tài)機(jī)
9. 5 數(shù)字鎖相環(huán)的設(shè)計(jì)
9. 5. 1 數(shù)字鎖相環(huán)的構(gòu)成方法
9. 5. 2 用PlA制作電路
9. 5. 3 小結(jié)
第10章 實(shí)現(xiàn)最佳設(shè)計(jì)的方法
10. 1 如何杜絕運(yùn)行錯誤的產(chǎn)生
10. 1. 1 消除錯誤--職業(yè)設(shè)計(jì)者的成本觀
10. 1. 2 IC設(shè)計(jì)的3種方案
10. 2 16位乘法器的電路整定
10. 2. 1 16位順序乘法器
10. 2. 2 使用移位寄存器的順序乘法器
10. 2. 3 跳躍式順序乘法器
10. 2. 4 壓縮企劃 SqueezePlan
10. 2. 5 快速退出
10. 2. 6 去除多余的ON／OFF開關(guān)裝置
10. 2. 7 做各種各樣有益的嘗試
10. 3 冒泡分類器 bubble sorter 的電路設(shè)定
10. 3. 1 利用流水線靈活使用SRAM的高速運(yùn)行特性
10. 3. 2 從時序圖到狀態(tài)機(jī)
10. 3. 3 當(dāng)輸入數(shù)據(jù)是1位時
10. 3. 4 當(dāng)輸入數(shù)據(jù)是2位時
10. 3. 5 當(dāng)輸入數(shù)據(jù)是3位時
10. 3. 6 當(dāng)輸入數(shù)據(jù)是4位時
10. 3. 7 當(dāng)輸入數(shù)據(jù)是5位時
10. 3. 8 當(dāng)輸入數(shù)據(jù)是6位時
10. 3. 9 當(dāng)輸入數(shù)據(jù)是7位時
10. 3. 10 當(dāng)輸入數(shù)據(jù)是8位時
10. 3. 11 當(dāng)輸入數(shù)據(jù)在數(shù)據(jù)選擇中失敗時
10. 3. 12 如何制作狀態(tài)圖
10. 3. 13 關(guān)于是否使用鎖存器的問題
10. 3. 14 要進(jìn)行多種嘗試
參考文獻(xiàn)