VHDL語(yǔ)言程序設(shè)計(jì)及應(yīng)用

第1章VHDL語(yǔ)言概述
1.1硬件描述語(yǔ)言(HDL)
1.1.1HDL語(yǔ)言的產(chǎn)生
1.1.2HDL語(yǔ)言的種類(lèi)
1.1.3VHDL語(yǔ)言的發(fā)展歷史
1.2VHDL語(yǔ)言的特點(diǎn)
1.2.1VHDL語(yǔ)言的優(yōu)點(diǎn)
1.2.2VHDL語(yǔ)言的缺點(diǎn)
1.3VHDL語(yǔ)言的開(kāi)發(fā)流程
1.3.1VHDL語(yǔ)言的開(kāi)發(fā)流程圖
1.3.2VHDL語(yǔ)言的開(kāi)發(fā)步驟
本章小結(jié)
習(xí)題1
第2章VHDL語(yǔ)言程序的元素
2.1VHDL語(yǔ)言的對(duì)象
2.1.1常量
2.1.2信號(hào)
2.1.3變量
2.1.4文件
2.1.5信號(hào)和變量的區(qū)別
2.2VHDL語(yǔ)言的數(shù)據(jù)類(lèi)型
2.2.1標(biāo)準(zhǔn)定義的數(shù)據(jù)類(lèi)型
2.2.2用戶(hù)定義的數(shù)據(jù)類(lèi)型
2.2.3VHDL語(yǔ)言程序中常用的數(shù)據(jù)類(lèi)型
2.3VHDL語(yǔ)言的運(yùn)算符
2.3.1邏輯運(yùn)算符
2.3.2算術(shù)運(yùn)算符
2.3.3關(guān)系運(yùn)算符
2.3.4并置運(yùn)算符
2.3.5各個(gè)運(yùn)算符的優(yōu)先級(jí)
2.4VHDL語(yǔ)言的標(biāo)識(shí)符
2.4.1短標(biāo)識(shí)符
2.4.2擴(kuò)展標(biāo)識(shí)符
2.5VHDL語(yǔ)言的詞法單元
2.5.1注釋
2.5.2數(shù)字
2.5.3字符和字符串
2.5.4位串
本章小結(jié)
習(xí)題2
第3章VHDL語(yǔ)言程序的結(jié)構(gòu)
3.1VHDL語(yǔ)言程序的結(jié)構(gòu)組成
3.1.1庫(kù)
3.1.2程序包
3.1.3實(shí)體說(shuō)明
3.1.4結(jié)構(gòu)體
3.1.5配置
3.2實(shí)體說(shuō)明
3.2.1類(lèi)屬參數(shù)說(shuō)明
3.2.2端口說(shuō)明
3.2.3實(shí)體說(shuō)明
3.3結(jié)構(gòu)體
3.3.1結(jié)構(gòu)體的書(shū)寫(xiě)格式
3.3.2結(jié)構(gòu)體的3種描述方式
3.4庫(kù)
3.4.1庫(kù)的概念及使用
3.4.2常見(jiàn)的庫(kù)
3.5程序包
3.5.1程序包的書(shū)寫(xiě)結(jié)構(gòu)
3.5.2常見(jiàn)的程序包
本章小結(jié)
習(xí)題3
第4章VHDL語(yǔ)言結(jié)構(gòu)體的子結(jié)構(gòu)
4.1塊語(yǔ)句
4.1.1塊語(yǔ)句的書(shū)寫(xiě)結(jié)構(gòu)
4.1.2塊語(yǔ)句的保護(hù)
4.1.3塊語(yǔ)句的一個(gè)完整實(shí)例
4.1.4塊語(yǔ)句的嵌套
4.2進(jìn)程語(yǔ)句
4.2.1進(jìn)程語(yǔ)句的書(shū)寫(xiě)結(jié)構(gòu)
4.2.2進(jìn)程語(yǔ)句的啟動(dòng)
4.2.3進(jìn)程語(yǔ)句的同步
4.3子程序1--過(guò)程
4.3.1過(guò)程的書(shū)寫(xiě)結(jié)構(gòu)
4.3.2過(guò)程在不同位置的定義
4.3.3過(guò)程調(diào)用
4.4子程序2--函數(shù)
4.4.1函數(shù)的書(shū)寫(xiě)結(jié)構(gòu)
4.4.2函數(shù)在不同位置的定義
4.4.3函數(shù)的調(diào)用
4.5VHDL語(yǔ)言中的重載
4.5.1重載的概念
4.5.2子程序重載的兩種方式
4.5.3運(yùn)算符重載
本章小結(jié)
習(xí)題4
第5章VHDL語(yǔ)言的順序描述語(yǔ)句
5.1信號(hào)賦值語(yǔ)句和變量賦值語(yǔ)句
5.2WAIT語(yǔ)句
5.2.1WAITON語(yǔ)句
5.2.2WAITUNTIL語(yǔ)句
5.2.3WAITFOR語(yǔ)句
5.2.4超時(shí)等待的處理
5.3IF語(yǔ)句
5.3.1IF語(yǔ)句的書(shū)寫(xiě)結(jié)構(gòu)
5.3.2IF_THEN語(yǔ)句
5.3.3IF_THEN_ELSE語(yǔ)句
5.3.4IF_THEN_ELSIF_ELSE語(yǔ)句
5.4CASE語(yǔ)句
5.5LOOP語(yǔ)句
5.5.1FORLOOP語(yǔ)句
5.5.2WHILELOOP語(yǔ)句
5.6跳出循環(huán)的語(yǔ)句
5.7RETURN語(yǔ)句
5.8NULL語(yǔ)句
5.9順序斷言語(yǔ)句
5.10REPORT語(yǔ)句
本章小結(jié)
習(xí)題5
第6章VHDL語(yǔ)言的并行描述語(yǔ)句
6.1進(jìn)程語(yǔ)句
6.2并行信號(hào)賦值語(yǔ)句
6.2.1并發(fā)信號(hào)賦值語(yǔ)句
6.2.2條件信號(hào)賦值語(yǔ)句
6.2.3選擇信號(hào)賦值語(yǔ)句
6.3并行斷言語(yǔ)句
6.4參數(shù)傳遞語(yǔ)句
6.5元件例化語(yǔ)句
6.6生成語(yǔ)句
6.6.1FOR_GENERATE語(yǔ)句
6.6.2IF_GENERATE語(yǔ)句
本章小結(jié)
習(xí)題6
第7章VHDL語(yǔ)言的預(yù)定義屬性
7.1值類(lèi)屬性
7.1.1常用數(shù)據(jù)類(lèi)型的值類(lèi)屬性
7.1.2數(shù)組的值類(lèi)屬性
7.1.3塊的值類(lèi)屬性
7.2函數(shù)類(lèi)屬性
7.2.1數(shù)據(jù)類(lèi)型屬性函數(shù)
7.2.2數(shù)組屬性函數(shù)
7.2.3信號(hào)屬性函數(shù)
7.3信號(hào)類(lèi)屬性
7.3.1屬性'delayed[(t)]
7.3.2屬性'stable[(t)]
7.4數(shù)據(jù)類(lèi)型類(lèi)屬性
7.5數(shù)據(jù)范圍類(lèi)屬性
本章小結(jié)
習(xí)題7
第8章VHDL語(yǔ)言的配置
8.1默認(rèn)連接和默認(rèn)配置
8.1.1默認(rèn)連接
8.1.2默認(rèn)配置
8.2元件配置
8.2.1元件的低層配置
8.2.2元件的實(shí)體-結(jié)構(gòu)體對(duì)配置
8.3塊的配置
8.3.1塊的低層配置
8.3.2塊的實(shí)體-結(jié)構(gòu)體對(duì)配置
8.4結(jié)構(gòu)體的配置
本章小結(jié)
習(xí)題8
第9章組合電路的VHDL語(yǔ)言程序設(shè)計(jì)
9.1基本門(mén)電路
9.1.1二輸入與門(mén)電路
9.1.2其他簡(jiǎn)單門(mén)電路
9.1.3多輸入簡(jiǎn)單門(mén)電路
9.1.4三態(tài)門(mén)電路
9.1.5總線(xiàn)緩沖器
9.2編碼器
9.2.1普通編碼器
9.2.2優(yōu)先編碼器
9.3譯碼器
9.3.1變量譯碼器
9.3.2碼制變換譯碼器
9.4選擇器
9.5運(yùn)算器
9.5.1通用加法器
9.5.2比較器
本章小結(jié)
習(xí)題9
第10章時(shí)序電路的VHDL語(yǔ)言程序設(shè)計(jì)
10.1觸發(fā)器
10.1.1D觸發(fā)器
10.1.2JK觸發(fā)器
10.1.3T觸發(fā)器
10.1.4鎖存器
10.2寄存器和移位寄存器
10.2.1寄存器
10.2.2串入／串出移位寄存器
10.2.3串入／并出移位寄存器
10.2.4循環(huán)移位寄存器
10.3計(jì)數(shù)器
10.3.1計(jì)數(shù)器簡(jiǎn)介
10.3.2二進(jìn)制同步計(jì)數(shù)器
10.3.3同步可逆計(jì)數(shù)器
10.3.4異步計(jì)數(shù)器
本章小結(jié)
習(xí)題10
第11章有限狀態(tài)機(jī)
11.1有限狀態(tài)機(jī)的基本概念
11.2有限狀態(tài)機(jī)的基本描述
11.2.1有限狀態(tài)機(jī)的描述方式
11.2.2一個(gè)Moore型有限狀態(tài)機(jī)的設(shè)計(jì)實(shí)例
11.3有限狀態(tài)機(jī)的同步和復(fù)位
11.3.1輸出信號(hào)的同步
11.3.2有限狀態(tài)機(jī)的同步復(fù)位
11.3.3有限狀態(tài)機(jī)的異步復(fù)位
11.4改進(jìn)的Moore型有限狀態(tài)機(jī)
11.4.1狀態(tài)作為輸出信號(hào)
11.4.2并行輸出寄存器的譯碼輸出
本章小結(jié)
習(xí)題11
第12章應(yīng)用實(shí)例--數(shù)字密碼引爆器的設(shè)計(jì)
12.1數(shù)字密碼引爆器的具體功能
12.2頂層模塊的VHDL語(yǔ)言程序
12.2.1頂層實(shí)體說(shuō)明的VHDL語(yǔ)言程序
12.2.2頂層結(jié)構(gòu)體的設(shè)計(jì)及其VHDL語(yǔ)言程序
12.3底層模塊的分析及其VHDL語(yǔ)言程序
12.3.1輸入消抖同步電路
12.3.2編碼電路
12.3.3比較電路
12.3.4預(yù)置密碼電路
12.3.5計(jì)數(shù)器選擇電路
12.3.6控制指示燈電路
12.3.7分頻電路
12.3.8七段顯示譯碼電路
12.3.9其他簡(jiǎn)單電路
12.4控制器模塊的分析及其VHDL語(yǔ)言程序
本章小結(jié)
習(xí)題12
第13章應(yīng)用實(shí)例--微處理器的設(shè)計(jì)
第14章XILINXISE5.1i的使用入門(mén)
14.1XILINXISE5.1i簡(jiǎn)介
14.2XILlNXISE5.1i的入門(mén)
14.2.1運(yùn)行ISE5."開(kāi)發(fā)系統(tǒng)
14.2.2創(chuàng)建新的工程
14.2.3HDL方式的源代碼輸入
14.2.4HDL方式的源代碼綜合
14.2.5源代碼的ImplementDesign和下載文件生成
14.3ISE5.1i的原理圖設(shè)計(jì)輸入
14.3.1建立一個(gè)原理圖輸入文件
14.3.2例化計(jì)數(shù)器模塊
14.3.3原理圖中的連線(xiàn)操作
14.3.4添加網(wǎng)絡(luò)名
14.3.5添加輸入／輸出管腳標(biāo)記
本章小結(jié)
習(xí)題14
附錄1保留字
附錄2標(biāo)準(zhǔn)程序包
附錄3一些有用的網(wǎng)址
參考文獻(xiàn)