VHDL語(yǔ)言設(shè)計(jì)技術(shù)

 第1章  集成電路設(shè)計(jì)概述
  1.1  集成電路技術(shù)發(fā)展的現(xiàn)狀與預(yù)測(cè)
  1.2  集成電路設(shè)計(jì)方法學(xué)的誕生與發(fā)展
  1.3  集成電路設(shè)計(jì)方法的分類(lèi)
  1.4  集成電路設(shè)計(jì)流程
  1.5  數(shù)字集成系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)
 第2章  VHDL語(yǔ)言設(shè)計(jì)基礎(chǔ)
  2.1  VHDL語(yǔ)言的由來(lái)與特點(diǎn)
  2.2  VHDL語(yǔ)言的基礎(chǔ)知識(shí)
  2.2.1  對(duì)象(OBJECT)
  2.2.2  數(shù)據(jù)類(lèi)型
  2.2.3  類(lèi)型轉(zhuǎn)換
  2.2.4  運(yùn)算操作符
  2.2.5  VHDL語(yǔ)言的文字規(guī)則
  2.3  VHDL語(yǔ)言的程序結(jié)構(gòu)
  2.4  VHDL語(yǔ)言的實(shí)體語(yǔ)句
  2.5  VHDL語(yǔ)言構(gòu)造體語(yǔ)句
  2.6  VHDL語(yǔ)言構(gòu)造體常用的幾種描述方法
  2.7  VHDL語(yǔ)言的邏輯綜合與優(yōu)化
  2.8  全加器的仿真
  2.9  VHDL語(yǔ)言設(shè)計(jì)環(huán)境
 第3章  構(gòu)造體邏輯(數(shù)據(jù)流)描述
  3.1  并行信號(hào)賦值語(yǔ)句
  3.2  信號(hào)驅(qū)動(dòng)源
  3.3  VHDL語(yǔ)言的延遲分類(lèi)
  3.4  并行信號(hào)賦值語(yǔ)句的特殊形式
 第4章  構(gòu)造體的行為描述
  4.1  進(jìn)程語(yǔ)句(PROCESS)
  4.1.1  等待語(yǔ)句(WAIT)
  4.1.2  順序信號(hào)賦值語(yǔ)句
  4.1.3  構(gòu)造體多進(jìn)程程序結(jié)構(gòu)
  4.1.4  構(gòu)造體的多進(jìn)程描述
  4.2  順序控制語(yǔ)句
  4.2.1  IF條件語(yǔ)句
  4.2.2  CASE分支語(yǔ)句
  4.2.3  LOOP循環(huán)語(yǔ)句與NEXT退出語(yǔ)句
  4.2.4  FOR循環(huán)語(yǔ)句
  4.2.5  WHILE循環(huán)語(yǔ)句
  4.2.6  NEXT跳出循環(huán)語(yǔ)句
  4.3  過(guò)程語(yǔ)句(PROCEDURE)
  4.3.1  過(guò)程說(shuō)明
  4.3.2  過(guò)程體
  4.3.3  過(guò)程調(diào)用
  4.3.4  過(guò)程的復(fù)用(重載)
  4.4 REPORT與NULL語(yǔ)句
 第5章  構(gòu)造體的結(jié)構(gòu)描述
  5.1  元件(COMPONENT)與例元(1NSTANCE)
  5.1.1  元件說(shuō)明語(yǔ)句
  5.1.2  例元語(yǔ)句(1NSTANCE)
  5.1.3  結(jié)構(gòu)描述中的信號(hào)
  5.2  規(guī)則結(jié)構(gòu)
  5.2.1  生成語(yǔ)句(GENERATE)
  5.2.2  FOR生成方式
  5.2.3  IF生成方式
  5.3  參數(shù)傳遞語(yǔ)句(GENERIC)
  5.3.1  GENERIC實(shí)體
  5.3.2  GENERIC元件與例元
  5.4  構(gòu)造體結(jié)構(gòu)描述的程序結(jié)構(gòu)
  5.5  結(jié)構(gòu)描述的設(shè)計(jì)舉例
 第6章  VHDL語(yǔ)言設(shè)計(jì)共享
  6.1  塊語(yǔ)句(BLOCK)
  6.2  斷言語(yǔ)句
  6.2.1  順序斷言語(yǔ)句
  6.2.2  并行斷言語(yǔ)句
  6.3  子程序
  6.4  函數(shù)(FUNCTION)
  6.4.1  函數(shù)說(shuō)明
  6.4.2  函數(shù)體
  6.4.3  RETURN返回語(yǔ)句
  6.4.4  類(lèi)型轉(zhuǎn)換函數(shù)
  6.4.5  數(shù)學(xué)運(yùn)算函數(shù)
  6.4.6  決斷函數(shù)
  6.4.7  函數(shù)的調(diào)用
  6.5  程序的復(fù)用(重載)設(shè)計(jì)
  6.5.1  復(fù)用(重載)函數(shù)
  6.5.2  運(yùn)算符的復(fù)用(重載)
  6.6  庫(kù)
  6.6.1  庫(kù)的分類(lèi)
  6.6.2  庫(kù)語(yǔ)句(LIBRARY)
  6.6.3  USE語(yǔ)句
  6.7  程序包(PACKAGE)
  6.7.1  程序包說(shuō)明
  6.7.2  程序包體(BODY)
  6.7.3  標(biāo)準(zhǔn)庫(kù)的程序包
  6.7.4  程序包集合舉例
  6.8  元件配置(CONFIGURATION)
  6.8.1  體內(nèi)配置
  6.8.2  體外配置
  6.8.3  默認(rèn)配置
  6.9  塊配置
  6.10  VHDL語(yǔ)言的混合描述
 第7章  VHDL語(yǔ)言屬性描述
  7.1  數(shù)值類(lèi)屬性
  7.1.1  常用數(shù)據(jù)的數(shù)值屬性
  7.1.2  數(shù)組的數(shù)值屬性
  7.2  函數(shù)類(lèi)屬性
  7.2.1  數(shù)據(jù)類(lèi)型屬性函數(shù)
  7.2.2  數(shù)組屬性函數(shù)
  7.2.3  信號(hào)屬性函數(shù)
  7.3  信號(hào)類(lèi)屬性
  7.4  數(shù)據(jù)類(lèi)型類(lèi)屬性
  7.5  數(shù)組區(qū)間類(lèi)屬性
  7.6  用戶(hù)自定義屬性(ATTRIBUTE)
 第8章  有限狀態(tài)機(jī)設(shè)計(jì)
  8.1  有限狀態(tài)機(jī)的分類(lèi)
  8.2  有限狀態(tài)機(jī)的描述方法
  8.3  有限狀態(tài)機(jī)的設(shè)計(jì)舉例
 第9章  VHDL語(yǔ)言設(shè)計(jì)驗(yàn)證
  9.1  時(shí)序仿真輸入激勵(lì)信號(hào)的描述
  9.1.1  用時(shí)間表達(dá)式描述
  9.1.2  用讀文件(TEXTIO)描述
  9.2 VHDL語(yǔ)言的設(shè)計(jì)驗(yàn)證
  9.2.1  簡(jiǎn)單驗(yàn)證
  9.2.2  自動(dòng)驗(yàn)證
 第10章  VHDL語(yǔ)言編程技巧
  10.1  各種描述方法的選擇
  10.2  庫(kù)與資源利用
  10.3  元件配置
  10.4  算法優(yōu)化
  10.5  時(shí)序仿真和硬件驗(yàn)證
  10.6  特殊信號(hào)的描述方法
  10.6.1  脈沖信號(hào)發(fā)生器描述
  10.6.2  時(shí)鐘邊沿的描述
  10.6.3  異步復(fù)位置位觸發(fā)器描述
  10.6.4  同步復(fù)位置位觸發(fā)器描述
  10.6.5  異步復(fù)位同步置位D觸發(fā)器描述
  10.6.6  主從D觸發(fā)器的描述
  10.7  特殊實(shí)體的描述技巧
  10.7.1  編碼電路的描述
  10.7.2  時(shí)序與組合電路混合系統(tǒng)的描述方法
  10.7.3  跳變觸發(fā)的時(shí)序配合
  10.7.4  電平觸發(fā)提高抗干擾能力
  10.7.5  用空操作節(jié)約硬件資源
 第11章  通用集成電路設(shè)計(jì)
  11.1  邏輯門(mén)電路實(shí)用設(shè)計(jì)
  11.1.1  74LS04六反相器
  11.1.2  74LS08四2輸入與門(mén)
  11.1.3  74LS105三3輸入與非門(mén)
  11.1.4  74LS32四2輸入或門(mén)
  11.1.5  74LS86四2輸入異或門(mén)
  11.2  觸發(fā)器.鎖存器實(shí)用電路設(shè)計(jì)
  11.2.1  74LS74雙D型正跳變觸發(fā)器
  11.2.2  74LS103XY.J-K型負(fù)跳變觸發(fā)器
  11.2.3  74LS373 8位數(shù)據(jù)鎖存器
  11.3  編碼器.譯碼器實(shí)用電路設(shè)計(jì)
  11.3.1  74LS49 BCD七段編碼器
  11.3.2  74LS138 3-8線譯碼器
  11.3.3  74LS145 BCD-十進(jìn)制譯碼器
  11.3.4  74LSl57四2-1線數(shù)據(jù)多路開(kāi)關(guān)
  11.4  數(shù)據(jù)緩沖器
  11.4.1  74LS244 8位單向數(shù)據(jù)緩沖器
  11.4.2  74LS245 8位總線雙向緩沖器
  11.5  移位寄存器
  11.5.1  74LS166 8位移位寄存器
  11.5.2  74LSl94 4位雙向移位寄存器
  11.6  計(jì)數(shù)器實(shí)用電路設(shè)計(jì)
  11.6.1  74LS393雙4位二進(jìn)制計(jì)數(shù)器
  11.6.2  74LS92十二進(jìn)制計(jì)數(shù)器
 第12章  VHDL語(yǔ)言綜合設(shè)計(jì)舉例
  12.1  8255可編程I／O接口芯片設(shè)計(jì)
  12.1.1  8255的技術(shù)指標(biāo)與引腳功能
  12.1.2  8255接口芯片的內(nèi)部結(jié)構(gòu)
  12.1.3  8255的工作方式編程
  12.1.4  8255 I／O芯片的程序設(shè)計(jì)
  12.1.5  8255接口芯片設(shè)計(jì)的VHDL語(yǔ)言描述
  12.2 4位微處理器的設(shè)計(jì)
  12.2.1  AM2901微處理器的內(nèi)部結(jié)構(gòu)
  12.2.2  AM2901微處理器的微指令系統(tǒng)
  12.2.3  AM2901 4位微處理器頂層實(shí)體設(shè)計(jì)
  12.2.4  AM2901 4位微處理器頂層元件包設(shè)計(jì)
  12.2.5  AM2901微處理器的元件設(shè)計(jì)
  12.2.6  創(chuàng)建基本元件庫(kù)
  12.3  STD總線容錯(cuò)工業(yè)控制計(jì)算機(jī)組合邏輯設(shè)計(jì)
  12.3.1  STD總線多模容錯(cuò)工業(yè)控制計(jì)算機(jī)簡(jiǎn)介
  12.3.2  邏輯電路的VHDL語(yǔ)言設(shè)計(jì)
  12.3.3  CPLD芯片的VHDL開(kāi)發(fā)設(shè)計(jì)
 第13章  VHDL語(yǔ)言93版對(duì)規(guī)范的修訂
  13.1  VHDL語(yǔ)言93版對(duì)規(guī)范的修訂
  13.1.1  文件是VHDL語(yǔ)言新的對(duì)象
  13.1.2  在端口映射中使用常量表達(dá)式
  13.1.3  定義共享變量
  13.1.4  定義GROUP
  13.1.5  定義新的屬性FOREIGN
  13.1.6  語(yǔ)句描述上的區(qū)別
  13.1.7  擴(kuò)展標(biāo)注的標(biāo)號(hào)
  13.1.8  純函數(shù)和非純函數(shù)
  13.1.9  標(biāo)識(shí)(Signature)
  13.1.10  文件操作的定義
  13.1.11  擴(kuò)大屬性的使用范圍
  13.1.12  增加邏輯操作符
  13.1.13  REPORT語(yǔ)句(報(bào)告語(yǔ)句)
  13.1.14  信號(hào)延時(shí)可指定脈沖寬度限制
  13.1.15  可對(duì)信號(hào)賦無(wú)效值
  13.1.16  延遲過(guò)程
  13.1.17  增加參數(shù)傳遞語(yǔ)句(GENERIC)
  13.1.18  生成語(yǔ)句可包含端口說(shuō)明
  13.1.19  擴(kuò)展字符集
  13.1.20  定義擴(kuò)展標(biāo)識(shí)符
  13.1.21  位串
  13.1.22  增加預(yù)定義屬性
  13.1.23  擴(kuò)充標(biāo)準(zhǔn)包集合(STANDARD)
  13.2  87版93版的移植問(wèn)題
 附錄A  IEEE庫(kù)標(biāo)準(zhǔn)邏輯程序包