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數(shù)字邏輯與VHDL設計

數(shù)字邏輯與VHDL設計

定 價:¥72.00

作 者: Stephen Brown,Zvonko Vranesic著;邊計年,薛宏熙,吳強譯;邊計年譯
出版社: 清華大學出版社
叢編項: VHDL與集成電路設計叢書
標 簽: VHDL

ISBN: 9787302079385 出版時間: 2005-01-01 包裝: 平裝
開本: 26cm 頁數(shù): 622 字數(shù):  

內(nèi)容簡介

  本書把數(shù)字邏輯設計、VHDL描述以及使用CAD工具三者相結合,不僅幫助讀者掌握數(shù)字邏輯的設計原理,還幫助讀者掌握先進的設計工具,從而能高效地完成一個設計。本書附有一張光盤,其中包含Altera公司的CAD工具MAX+plusII(學生版)。該軟件工具可以把一個用VHDL描述的設計自動映射到可編程器件,即大容量可編程器件(CPLD)或現(xiàn)場可編程門陣列(FPGA)。學生們可以親手使用MAX+plusII對本書中VHDL實例以及家庭作業(yè)做實驗。MAX+plusII是一個功能強大的商業(yè)化工具,已經(jīng)在工業(yè)界贏得良好聲譽。它提供一個成熟的、對用戶友好的程序包,工程師們用它進行設計、模擬、測試并最終實現(xiàn)邏輯電路。VHDL是一種復雜的語言,本書沒有對其做全面介紹,而采用循序漸進的方法引導學習。為了便于學生學習MAX+plusII,本書附有3個不同程度的使用指南。本書適合作計算機和電子工程等專業(yè)本科生及研究生的教材,也可作集成電路設計人員的參考書。本書兼顧經(jīng)典的現(xiàn)代的數(shù)字電路設計方法。使用簡單的邏輯電路介紹基本概念,對這些簡單的邏輯電路分別用手工方法和基本于現(xiàn)代CAD技術進行設計。在有了基本概念之后,又用CAD工具設計更加復雜而實用的電路。本書的主要特點是:·大量的詳細實例,從僅含少量基本的邏輯電路到像簡單處理器那樣的數(shù)字系統(tǒng)?!ど钊虢榻B現(xiàn)代數(shù)字電路技術,包括CMOS電路和可編程邏輯器件(CPLD和FPGA)?!ひ訧EEE標準硬件描述語言完整地敘述設計技術。對該語言的介紹方法盡量使初學設計者容易理解。·本書帶有Altera公司的CAD設計系統(tǒng)Max-plussII(CD-ROM光盤),還附有一系列包括詳細設計步驟的使用指南。在CD-ROM光盤中包含書中出現(xiàn)的所有例子?!け緯穆?lián)機學習中心通過因特網(wǎng)提供本書演示文件形式(PowerPoint格式)的圖、更多的習題、本書的章節(jié)樣本、習題指導可供訪問,網(wǎng)址為www.mhhe.com/brownvranesic。

作者簡介

  Stephen Brown在加拿大的New Brunswick大學獲得電氣工程的學士學位,在多倫多一大學獲得電氣工程碩士和博士學位。1992年起在多倫多大學任教,現(xiàn)在是電氣與計算機工程系的副教授。1999—2000年任美國加州圣荷塞的Altera公司的高級技術成員,從事高級CAD算法和可編程邏輯器件的體系結構方面的工作。研究領域包括現(xiàn)場可編程VLSI技術、CAD算法、以及計算機體系結構。1992年在加拿大獲得加拿大自然科學與工程研究理事會的最佳博士論文獎。他還獲得電氣工程、計算機工程和計算機科學課程的多項優(yōu)勝獎。他還是《現(xiàn)場可編程門陣列》一書的合作作者。Zvonko Vranesic在多倫多大學先后獲得電氣工程的學士、碩士、博士學位。1963—1965年,為安大略Bramalea的北方電氣有限公司的設計工程師。1968年進入多倫多大學,現(xiàn)在是電氣與計算機工程系和計算機科學系的教授。1978~1979學年為英國劍橋大學的高級訪問學者,1984—1985學年為巴黎第六大學的高級訪問學者。目前任多倫多大學理工學部主席。當前的研究范圍包括計算機體系結構、現(xiàn)場可編程VLSI技術以及多值邏輯系統(tǒng)。他還是《計算機組織》第4版、《微機結構》和《現(xiàn)場可編程門陣列》等3本書的合作作者。1990年獲得“本科實驗室指導的創(chuàng)新與特殊貢獻”的Wighton獎勵金。他多次代表加拿大參加國際象棋比賽,并獲得國際大師的稱號。

圖書目錄

第1章設計概念
1.1數(shù)字硬件
1.1.1標準芯片
1.1.2可編程邏輯器件
1.1.3全定制設計芯片
1.2設計過程
1.3數(shù)字硬件的設計
1.3.1基本設計周期
1.3.2數(shù)字硬件單元的設計
1.4本書的邏輯電路設計
1.5理論與實際
參考文獻
第2章邏輯電路導論
2.1變量與函數(shù)
2.2反相
2.3真值表
2.4邏輯門與網(wǎng)絡
2.4.1邏輯網(wǎng)絡的分析
2.5布爾代數(shù)
2.5.1文氏圖
2.5.2記號與術語
2.5.3運算的優(yōu)先級
2.6用與門、或門和非門進行綜合
2.6.1積之和形式與和之積形式
2.7設計實例
2.7.1三路燈控制
2.7.2多路器電路
2.8CAD工具簡介
2.8.1設計輸入
2.8.2綜合
2.8.3功能模擬
2.8.4小結
2.9VHDL簡介
2.9.1用VHDL表示數(shù)字電路
2.9.2如何寫簡單VHDL代碼
2.9.3如何寫VHDL代碼
2.10結論
習題
參考文獻
第3章實現(xiàn)技術
3.1晶體管開關
3.2NMOS邏輯門
3.3CMOS邏輯門
3.3.1邏輯門電路的速度
3.4負邏輯系統(tǒng)
3.5標準芯片
3.5.17400系列標準芯片
3.6可編程邏輯器件
3.6.1可編程邏輯陣列PLA
3.6.2可編程陣列邏輯PAL
3.6.3對PLA和PAL編程
3.6.4復合可編程邏輯器件CPLD
3.6.5現(xiàn)場可編程門陣列
3.6.6使用CAD工具在CPLD和FPGA中實現(xiàn)電路
3.7客戶定制芯片、標準單元和門陣列
3.8實際特性
3.8.1金屬氧化物場效應晶體管的制造和特性
3.8.2MOSFET的導通電阻
3.8.3邏輯門的電平
3.8.4噪聲容限
3.8.5邏輯門的動態(tài)運行
3.8.6邏輯門的功耗
3.8.7通過晶體管開關傳送1和0
3.8.8邏輯門的扇入和扇出
3.9傳輸門
3.9.1異或門
3.9.2多路器電路
3.10可編程器件(SPLD.CPLD和FPGA)的實現(xiàn)細節(jié)
3.10.1FPGA的實現(xiàn)
3.11結束語
習題
參考文獻
第4章邏輯函數(shù)的優(yōu)化實現(xiàn)
4.1卡諾圖
4.2最小化的策略
4.2.1名詞術語
4.2.2最小化過程
4.3和之積形式的最小化
4.4不完全規(guī)定函數(shù)
4.5多輸出電路
4.6與非門和或非門組成的邏輯網(wǎng)絡
4.7多級綜合
4.7.1提取公因子
4.7.2功能分解
4.7.3多級與非和或非電路
4.8多級電路分析
4.9立方體表示法
4.9.1立方體和超立方體
4.10使用立方體表示法對函數(shù)最小化
4.10.1產(chǎn)生質(zhì)蘊涵項
4.10.2確定必要質(zhì)蘊涵項
4.10.3求最小覆蓋的完整過程
4.11一些實際問題
4.12CAD工具
4.12.1邏輯綜合和優(yōu)化
4.12.2物理設計
4.12.3時序模擬
4.12.4設計流程小結
4.12.5由VHDL代碼綜合而得的電路實例
4.13小結
習題
參考文獻
第5章數(shù)的表示方法和算術運算電路
5.1數(shù)的位置表示法
5.1.1無符號整數(shù)
5.1.2十進制系統(tǒng)和二進制系統(tǒng)之間的轉換
5.1.3八進制和十六進制數(shù)的表示方法
5.2無符號數(shù)的加法運算
5.2.1全加器的分解
5.2.2行波進位加法器
5.2.3設計實例
5.3有符號數(shù)
5.3.1負數(shù)
5.3.2加法和減法
5.3.3加法器、減法器
5.3.4基數(shù)補碼方案
5.3.5算術運算的一般觀察
5.3.6電路的性能
5.4快速加法器
5.4.1先行進位加法器
5.5使用CAD工具設計算術運算電路
5.5.1使用原理圖編輯器設計算術運算電路
5.5.2使用VHDL設計算術運算電路
5.5.3VHDL代碼中表示數(shù)字方法
5.5.4算術賦值語句
5.6乘法
5.6.1無符號數(shù)的陣列乘法器
5.6.2有符號數(shù)的乘法
5.?數(shù)的其他表示方法
5.7.1定點數(shù)
5.7.2浮點數(shù)
5.7.3二-十進制表示法
5.8ASCII字符代碼
習題
參考文獻
第6章組合電路積木塊
6.1多路器
6.1.1以多路器為元件的邏輯綜合
6.1.2使用香農(nóng)展開的多路器綜合
6.2譯碼器
6.2.1多路分解器
6.3編碼器
6.3.1二進制編碼器
6.3.2優(yōu)先級編碼器
6.4代碼轉換器
6.5算術比較電路
6.6用VHDL設計組合邏輯電路
6.6.1賦值語句
6.6.2選擇信號賦值語句
6.6.3條件信號賦值語句
6.6.4FOR生成語句
6.6.5并行和順序賦值語句
6.6.6進程語句
6.6.7CASE語句
6.7結束語
習題
參考文獻
第7章觸發(fā)器、寄存器、計數(shù)器和一個簡單的處理器
7.1基本的鎖存器
7.2SR選通鎖存器
7.2.1用與非門組成選通RS鎖存器
7.3選通D鎖存器
7.3.1傳輸延遲的影響
7.4主—從觸發(fā)器和邊沿觸發(fā)D觸發(fā)器
7.4.1主—從D觸發(fā)器
7.4.2邊沿觸發(fā)的D觸發(fā)器
7.4.3帶有清0和預置信號的D觸發(fā)器
7.5T觸發(fā)器
7.5.1可配置的觸發(fā)器
?.6JK觸發(fā)器
7.7術語小結
?.8寄存器
7.8.1移位寄存器
7.8.2并行存取的移位寄存器
7.9計數(shù)器
7.9.I異步計數(shù)器
7.9.2同步計數(shù)器
7.9.3具有并行加載功能的計數(shù)器
7.10同步清0
7.11其他類型的計數(shù)器
7.11.1二—十進制計數(shù)器
7.11.2環(huán)形計數(shù)器
7.11.3Johnson計數(shù)器
7.11.4關于計數(shù)器設計的評述
7.12用CAD/12具設計含存儲元件的電路
7.12.1用圖形編輯器設計含存儲元件的電路
7.12.2在VHDL代碼中使用鎖存器和觸發(fā)器
7.12.3用VHDL的JJ匝序語句描述存儲元件
7.13用CAD具設計包含寄存器和計數(shù)器的電路
7.13.1用圖形編輯器設計包含寄存器和計數(shù)器的電路
7.13.2用VHDL描述含寄存器和計數(shù)器的電路
7.13.3使用VHDL的順序語句描述寄存器和計數(shù)器
7.14設計實例
7.14.1總線結構
7.14.2簡單的處理器
7.14.3反應計時器
7.15小結
習題
參考文獻
第8章同步時序電路
8.1基本設計步驟
8.1.1狀態(tài)圖
8.1.2狀態(tài)表
8.1.3狀態(tài)分配
8.1.4選擇觸發(fā)器得到次態(tài)和輸出表達式
8.1.5時序圖
8.1.6設計步驟小結
8.2狀態(tài)分配問題
8.2.1一熱態(tài)位編碼
8.3Mealy狀態(tài)模型
8.4用CAD工具設計有限狀態(tài)機
8.4.1用VHDL描述Moore型有限狀態(tài)機
8.4.2VHDL代碼的綜合
8.4.3電路的模擬與測試
8.4.4另一種風格的VHDL代碼
8.4.5使用CAD工具的設計步驟小結
8.4.6用VHDL代碼指定狀態(tài)分配
8.4.?用VHDL描述Mealy型有限狀態(tài)機
8.5串行加法器實例
8.5.1串行加法器的Mealy型有限狀態(tài)機
8.5.2串行加法器的Moore型有限狀態(tài)機
8.5.3串行力D法器的VHDL代碼
8.6狀態(tài)最小化
8.6.1劃分最小化過程
8.6.2不完全規(guī)定有限狀態(tài)機
8.?用時序電路的方法設計計數(shù)器
8.7.1模8計數(shù)器的狀態(tài)圖和狀態(tài)表
8.7.2狀態(tài)分配
8.7.3用D觸發(fā)器實現(xiàn)
8.7.4用JK觸發(fā)器實現(xiàn)
8.7.5實例——另一種計數(shù)器
8.8仲裁器電路的有限狀態(tài)機
8.8.1仲裁器電路的實現(xiàn)
8.8.2減小狀態(tài)機的輸出延遲
8.8.3小結
8.9同步時序電路的分析
8.10算法狀態(tài)機(ASM)流程圖
8.11時序電路的形式模型
8.12結束語
習題
參考文獻
第9章異步時序電路
9.1異步行為
9.2異步電路分析
9.3異步電路綜合
9.4狀態(tài)化簡
9.5狀態(tài)分配
9.5.1遷移圖
9.5.2利用未指定的次態(tài)項
9.5.3利用附加狀態(tài)變量的狀態(tài)分配
9.5.4一熱態(tài)位狀態(tài)分配
9.6冒險
9.6.1靜態(tài)冒險
9.6.2動態(tài)冒險
9.6.3冒險的影響
9.7一個完整的設計實例
9.7.1自動售貨機控制器
9.8本章小結
習題
參考文獻
第10章數(shù)字系統(tǒng)設計
10.1積木塊電路
10.1.1帶使能輸入的觸發(fā)器和寄存器
10.1.2帶有使能輸入的移位寄存器
10.1.3靜態(tài)隨機訪問存儲器(SRAM)
10.1.4PLD中的SRAM模塊
10.2設計實例
10.2.1位計數(shù)器電路
10.2.2含有時間信息的算法狀態(tài)圖
10.2.3移位加乘法器
10.2.4除法器
10.2.5算術平均數(shù)
10.2.6排序操作
10.3時鐘同步
10.3.1時鐘偏移
10.3.2觸發(fā)器的時間參數(shù)
10.3.3觸發(fā)器的異步輸入
10.3.4消除開關抖動
10.4結論
習題
參考文獻
第11章邏輯電路的測試
11.1故障模型
11.1.1固定故障
11.1.2單故障與多故障
11.1.3CMOS電路
11.2測試集的復雜性
11.3路徑敏化
11.3.1指定故障的檢測
11.4樹型結構的電路
11.5隨機測試
11.6時序電路的測試
11.6.1可測性設計
11.7內(nèi)建自測試
11.7.1內(nèi)建邏輯塊觀察器
11.7.2名標分析
11.7.3邊界掃描
11.8印制電路板
11.8.1PCB的測試
11.8.2測試設備
11.9本章小結
習題
參考文獻
附錄AVHDL簡介
附錄B使用指南1
附錄C使用指南2
附錄D使用指南3
附錄E商業(yè)器件
附錄F英漢詞匯對照表

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