數(shù)字設(shè)計(jì)基礎(chǔ)與應(yīng)用（高等學(xué)校教材電子信息）

第1章 數(shù)字邏輯基礎(chǔ) 1
1.1 數(shù)字設(shè)計(jì)引論 1
1.1.1 數(shù)字電路與數(shù)字系統(tǒng) 1
1.1.2 數(shù)字分析與數(shù)字設(shè)計(jì) 3
1.2 數(shù)制與編碼 4
1.2.1 數(shù)制 4
1.2.2 帶符號數(shù)的表示法 8
1.2.3 符號的編碼表示法 10
1.3 邏輯代數(shù)基礎(chǔ) 15
1.3.1 邏輯變量與基本的邏輯運(yùn)算 15
1.3.2 復(fù)合邏輯運(yùn)算與常用邏輯門 17
1.3.3 邏輯代數(shù)的基本定律與運(yùn)算規(guī)則 19
1.4 邏輯函數(shù)的描述方式 21
1.4.1 邏輯表達(dá)式與真值表 21
1.4.2 邏輯圖 22
1.4.3 積之和式與最小項(xiàng)表達(dá)式 22
1.4.4 和之積式與最大項(xiàng)表達(dá)式 24
1.5 邏輯函數(shù)的化簡 25
1.5.1 邏輯函數(shù)最簡的標(biāo)準(zhǔn)和代數(shù)化簡法 25
1.5.2 卡諾圖法化簡邏輯函數(shù) 26
1.5.3 非完全描述邏輯函數(shù)的化簡 31
習(xí)題1 32
自測題1 35
第2章 組合邏輯電路分析與設(shè)計(jì) 37
2.1 集成邏輯門 37
2.1.1 集成邏輯門系列 38
2.1.2 集成邏輯門的主要電氣指標(biāo) 41
2.1.3 邏輯電路的其他輸入. 輸出結(jié)構(gòu) 45
2.2 常用MSI組合邏輯模塊 48
2.2.1 加法器 48
2.2.2 比較器 51
2.2.3 編碼器 52
2.2.4 譯碼器 55
2.2.5 數(shù)據(jù)選擇器和數(shù)據(jù)分配器 61
2.3 組合型可編程邏輯器件 63
2.3.1 PLD的一般結(jié)構(gòu)與電路畫法 63
2.3.2 組合型PLD 65
2.4 組合邏輯電路分析 68
2.4.1 基本分析方法 68
2.4.2 分析實(shí)例 69
2.5 組合邏輯電路設(shè)計(jì) 70
2.5.1 基本設(shè)計(jì)方法 70
2.5.2 設(shè)計(jì)實(shí)例 72
2.6 組合邏輯電路的VHDL描述 76
2.6.1 VHDL源程序的基本結(jié)構(gòu) 77
2.6.2 VHDL的基本語法 81
2.6.3 用VHDL描述組合邏輯電路 91
2.7 組合邏輯電路中的險象 94
2.7.1 險象的來源. 種類與識別方法 95
2.7.2 險象的消除方法 96
習(xí)題2 96
自測題2 103
第3章 時序邏輯基礎(chǔ) 106
3.1 時序邏輯概述 106
3.1.1 時序邏輯電路的一般結(jié)構(gòu) 106
3.1.2 時序邏輯電路的描述方法 107
3.1.3 時序邏輯電路的一般分類 108
3.2 觸發(fā)器 110
3.2.1 SR觸發(fā)器 110
3.2.2 集成觸發(fā)器 112
3.3 計(jì)數(shù)器 115
3.3.1 異步計(jì)數(shù)器 116
3.3.2 同步計(jì)數(shù)器 121
3.3.3 計(jì)數(shù)器的應(yīng)用 127
3.4 移位寄存器 129
3.4.1 移位寄存器的一般結(jié)構(gòu) 129
3.4.2 MSI移位寄存器 130
3.4.3 移位寄存器的應(yīng)用 132
3.5 半導(dǎo)體存儲器 135
3.5.1 半導(dǎo)體存儲器的分類 135
3.5.2 隨機(jī)存取存儲器RAM 137
3.5.3 存儲器的容量擴(kuò)展 139
3.6 時序型可編程邏輯器件 141
3.6.1 通用陣列邏輯器件GAL 142
3.6.2 復(fù)雜可編程邏輯器件CPLD 146
3.6.3 PLD的開發(fā)與使用 161
習(xí)題3 162
自測題3 168
第4章 同步時序電路分析與設(shè)計(jì) 171
4.1 同步時序電路分析 171
4.1.1 基本分析方法 171
4.1.2 分析實(shí)例 171
4.2 基于觸發(fā)器的同步時序電路設(shè)計(jì) 175
4.2.1 設(shè)計(jì)步驟 175
4.2.2 導(dǎo)出原始狀態(tài)圖或狀態(tài)表 176
4.2.3 狀態(tài)化簡 180
4.2.4 狀態(tài)分配 183
4.2.5 設(shè)計(jì)舉例 184
4.3 基于MSI模塊的同步時序電路設(shè)計(jì) 188
4.3.1 設(shè)計(jì)方法 188
4.3.2 設(shè)計(jì)舉例 188
4.4 時序邏輯電路的VHDL描述 192
4.4.1 VHDL語法進(jìn)階 192
4.4.2 用VHDL描述時序電路 198
習(xí)題4 205
自測題4 212
第5章 數(shù)字系統(tǒng)設(shè)計(jì) 214
5.1 數(shù)字系統(tǒng)設(shè)計(jì)的一般過程 214
5.1.1 方案設(shè)計(jì) 214
5.1.2 邏輯劃分 215
5.1.3 算法設(shè)計(jì) 217
5.1.4 物理實(shí)現(xiàn) 219
5.2 節(jié)日彩燈控制系統(tǒng)設(shè)計(jì) 224
5.2.1 系統(tǒng)功能與使用要求 225
5.2.2 系統(tǒng)方案設(shè)計(jì)與邏輯劃分 225
5.2.3 控制算法設(shè)計(jì) 226
5.2.4 系統(tǒng)的物理實(shí)現(xiàn) 228
5.3 15位二進(jìn)制數(shù)密碼鎖系統(tǒng)設(shè)計(jì) 235
5.3.1 系統(tǒng)功能與使用要求 235
5.3.2 系統(tǒng)方案設(shè)計(jì)與邏輯劃分 235
5.3.3 控制算法設(shè)計(jì) 237
5.3.4 系統(tǒng)的物理實(shí)現(xiàn) 238
習(xí)題5 245
自測題5 247
第6章 電子設(shè)計(jì)自動化 249
6.1 概述 249
6.1.1 EDA的發(fā)展歷程 249
6.1.2 EDA中的一些常用術(shù)語 250
6.1.3 硬件描述語言 252
6.1.4 EDA開發(fā)工具 253
6.1.5 基于ASIC的現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)方法 254
6.2 可編程邏輯器件開發(fā)軟件QuartusⅡ 257
6.2.1 QuartusⅡ軟件簡介 257
6.2.2 QuartusⅡ軟件的使用 260
6.3 數(shù)字系統(tǒng)EDA實(shí)例 277
6.3.1 十字路口交通燈控制器 278
6.3.2 1/100秒計(jì)時控制器 282
習(xí)題6 292
自測題6 292
第7章 數(shù)/模. 模/數(shù)轉(zhuǎn)換與脈沖產(chǎn)生電路 294
7.1 集成數(shù)/模轉(zhuǎn)換器 294
7.1.1 數(shù)/模轉(zhuǎn)換的基本概念 294
7.1.2 常用的數(shù)/模轉(zhuǎn)換技術(shù) 296
7.1.3 集成DAC的主要性能指標(biāo) 298
7.1.4 8位D/A轉(zhuǎn)換器DAC0832及其應(yīng)用 300
7.2 集成模/數(shù)轉(zhuǎn)換器 304
7.2.1 模/數(shù)轉(zhuǎn)換的一般過程 304
7.2.2 常用的模/數(shù)轉(zhuǎn)換技術(shù) 306
7.2.3 集成ADC的主要性能指標(biāo) 312
7.2.4 8位A/D轉(zhuǎn)換器ADC0809及其應(yīng)用 313
7.3 脈沖產(chǎn)生電路 316
7.3.1 多諧振蕩器 316
7.3.2 單穩(wěn)態(tài)觸發(fā)器 320
7.3.3 施密特觸發(fā)器 328
7.4 555定時器及其應(yīng)用 331
7.4.1 555定時器的功能與電路結(jié)構(gòu) 331
7.4.2 用555定時器構(gòu)成多諧振蕩器 333
7.4.3 用555定時器構(gòu)成單穩(wěn)態(tài)觸發(fā)器 334
7.4.4 用555定時器構(gòu)成施密特觸發(fā)器 335
習(xí)題7 335
自測題7 337
附錄A 自測題參考答案 339
參考書目 348