超大規(guī)模集成電路與系統(tǒng)導(dǎo)論

定　價：￥56.00

作　者：	（美）John P.Uyemura著；周潤德譯；周潤德譯
出版社：	電子工業(yè)出版社
叢編項：	國外電子與通信教材系列
標(biāo)　簽：	集成電路

購買這本書可以去

ISBN：	9787505394247	出版時間：	2004-07-01	包裝：	膠版紙
開本：	26cm＋光盤1片	頁數(shù)：	474	字?jǐn)?shù)：

內(nèi)容簡介

　　John P. Uyemura 教授在美國 Georgia Institute of Technology長期從事VLSI領(lǐng)域的研究和教學(xué)，有很深的學(xué)術(shù)造詣和豐富的教學(xué)經(jīng)驗，在本書出版之前已經(jīng)出版了多本這一領(lǐng)域的教科書。本書則是他最近的又一力作，內(nèi)容深入淺出，從介紹最基礎(chǔ)的知識開始，逐步討論深層次的專題，每章的最后列出許多很有價值的參考資料。因此本書不僅可以作為電子、電氣、自動化與計算機等專業(yè)本科高年級學(xué)生及研究生課程的教科書，也可作為相關(guān)科技和工程技術(shù)人員的參考書。本書介紹CMOS數(shù)字大規(guī)模集成電路與系統(tǒng)設(shè)計的基礎(chǔ)。全書分為三部分。第1部分介紹集成電路的邏輯與物理層設(shè)計，其中包括CMOS靜態(tài)門的邏輯設(shè)計與信號控制，芯片生產(chǎn)與制造工藝，版圖設(shè)計與CAD工具。第2部分討論CMOS電子電路，介紹MOSFET的特性和開關(guān)模型，各類邏輯電路，包括高速CMOS邏輯電路，同時介紹分析邏輯鏈延時的經(jīng)典方法和新方法。第3部分為VLSI的系統(tǒng)設(shè)計，介紹VerilogHDL高層次描述語言，分析數(shù)字系統(tǒng)單元庫部件以及加法器和乘法器的設(shè)計，并且研究物理設(shè)計中應(yīng)當(dāng)考慮的問題，包括時鐘技術(shù)、布局布線、信號串?dāng)_、測試與功耗問題。本書可作為電子、電氣、自動化與計算機等專業(yè)本科高年級學(xué)生及研究生課程的教科書，也可作為相關(guān)科技和工程技術(shù)人員的參考書。

作者簡介

暫缺《超大規(guī)模集成電路與系統(tǒng)導(dǎo)論》作者簡介

圖書目錄

第1章  VLSI概論
  1.1  復(fù)雜性與設(shè)計
  1.2  基本概念
  1.3  本書安排
  1.4  參考資料
第1部分  硅片邏輯
第2章  MOSFET邏輯設(shè)計
  2.1  理想開關(guān)與布爾運算
  2.2  MOSFETE開關(guān)
  2.3  基本的CMOS邏輯門
  2.4  CMOS復(fù)合邏輯門
  2.5  傳輸門(TG)電路
  2.6  時鐘控制和數(shù)據(jù)流控制
  2.7  參考資料
  2.8  習(xí)題
第3章  CMOS集成電路的物理結(jié)構(gòu)
  3.1  集成電路工藝層
  3.2  MOSFET
  3.3  CMOS工藝層
  3.4  FET陣列設(shè)計
  3.5  參考資料
  3.6  習(xí)題
第4章  CMOS集成電路的制造
  4.1  硅工藝概述
  4.2  材料生長與淀積
  4.3  刻蝕
  4.4  CMOS工藝流程
  4.5  設(shè)計規(guī)則
  4.6  參考資料
第5章  物理設(shè)計的基本要素
  5.1  基本概念
  5.2  基本結(jié)構(gòu)的版圖
  5.3  單元概念
  5.4  FET的尺寸確定和單位晶體管
  5.5  邏輯門的物理設(shè)計
  5.6  設(shè)計層次化
  5.7  參考資料
第2部分  從邏輯到電子電路
第6章  MOSFET的電氣特性
  6.1  MOS物理學(xué)
  6.2  nFET電流-電壓議程
  6.3  FET的RC模型
  6.4  pFET特性
  6.5  小尺寸MOSFET模型
  6.6  參考資料
  6.7  習(xí)題
第7章  CMOS邏輯門電子學(xué)分析
  7.1  CMOS反相器的直流特性
  7.2  反相器的開關(guān)特性
  7.3  功耗
  7.4  DC特性:與非門(NAND門)和或非門(NOR門)
  7.5  與非門和或非門的暫態(tài)響應(yīng)
  7.6  復(fù)合邏輯門的分析
  7.7  邏輯門過渡特性設(shè)計
  7.8  關(guān)于SPICE模擬
  7.9  關(guān)于SPICE模擬
  7.10  參考資料
  7.11  習(xí)題
第8章  高速CMOS邏輯電路設(shè)計
  8.1  門延時
  8.2  驅(qū)支大電容負(fù)載
  8.3  邏輯努力(Logic Effort)
  8.4  BiCMOS驅(qū)動器
  8.5  參考資料
  8.6  習(xí)題
第9章  CMOS邏輯電路的高級技術(shù)
  9.1  鏡像電路
  9.2  準(zhǔn)nMOS電路
  9.3  三態(tài)電路
  9.4  時鐘控制CMOS
  9.5  動態(tài)COMS邏輯電路
  9.6  雙軌邏輯電路
  9.7  參考資料
  9.8  習(xí)題
第3部分  VLSI系統(tǒng)設(shè)計
第10章  用Verilog硬件描述語言描述系統(tǒng)
  10.1  基本概念
  10.2  結(jié)構(gòu)化的門級模型
  10.3  開關(guān)級建模
  10.4  層次化設(shè)計
  10.5  行為級和RTL建模
  10.6  參考資料
  10.7  習(xí)題
第11章  常用的VLSI系統(tǒng)部件
  11.1  多路選擇器
  11.2  二進(jìn)制譯碼器
  11.3  相等檢測器和比較器
  11.4  優(yōu)先權(quán)編碼器
  11.5  移位和循環(huán)操作
  11.6  鎖存器
  11.7  D觸發(fā)器
  11.8  寄存器
  11.9  綜合的作用
  11.10  參考資料
  11.11  習(xí)題
第12章  CMOS VLSI運算電路
  12.1  一位加法器電路
  12.2  串行進(jìn)位加法器
  12.3  超前進(jìn)位加法器
  12.4  其他高速加法器
  12.5  乘法器
  12.6  小結(jié)
  12.7  參考資料
  12.8  習(xí)題
第13章  存儲器與可編程邏輯
  13.1  靜態(tài)RAM
  13.2  SRAM陣列
  13.3  動態(tài)RAM
  13.4  ROM陣列
  13.5  邏輯陣列
  13.6  參考資料
  13.7  習(xí)題
第14章  系統(tǒng)級物理設(shè)計
  14.1  大規(guī)模集成電路的物理設(shè)計
  14.2  互邊線延時模型
  14.3  串?dāng)_
  14.4  互連線的尺寸縮小
  14.5  布局布線
  14.6  輸入和輸出電路
  14.7  電源的分配和功耗
  14.8  低功耗設(shè)計考慮
  14.9  參考資料
  14.10  習(xí)題
第15章  VLSI時鐘和系統(tǒng)設(shè)計
  15.1  時鐘控制觸發(fā)器
  15.2  CMOS時鐘方式
  15.3  流水線系統(tǒng)
  15.4  時鐘的產(chǎn)生和分配
  15.5  系統(tǒng)設(shè)計考慮
  15.6  參考資料
第16章  VLSI電路的可靠性與測試
  16.1  一般概念
  16.2  CMOS測試
  16.3  測試生成方法
  16.4  小結(jié)
  16.5  參考資料