基于FPGA的嵌入式系統(tǒng)設(shè)計(jì)

概述 1 第一篇  Altera新型系列器件及Quartus Ⅱ軟件 第1章  Altera新型系列器件簡(jiǎn)介 9  1.1  MAX Ⅱ器件 9  1.2  Cyclone器件 17  1.3  Cyclone Ⅱ器件 26  1.4  Stratix器件 33  1.5  Stratix Ⅱ器件 41  1.6  Stratix GX系列 53  思考題 59 第2章  Quartus Ⅱ開發(fā)軟件 60  2.1  簡(jiǎn)介 60   2.1.1  圖形用戶界面設(shè)計(jì)流程 60   2.1.2  EDA工具設(shè)計(jì)流程 61   2.1.3  命令行設(shè)計(jì)流程 62   2.1.4  Quartus Ⅱ軟件的主要設(shè)計(jì)特性 63  2.2  Quartus Ⅱ軟件安裝 64   2.2.1  PC機(jī)系統(tǒng)配置 64   2.2.2  Quartus Ⅱ軟件的安裝 65   2.2.3  Quartus Ⅱ軟件的授權(quán) 67  2.3  Quartus  Ⅱ軟件的設(shè)計(jì)過程 72  2.4  設(shè)計(jì)輸入 75   2.4.1  創(chuàng)建工程 75   2.4.2  建立圖形設(shè)計(jì)文件 77   2.4.3  建立文本編輯文件 89   2.4.4  建立存儲(chǔ)器編輯文件 91  2.5  設(shè)計(jì)項(xiàng)目的編譯 95   2.5.1  設(shè)計(jì)綜合 95   2.5.2  Quartus Ⅱ編譯器窗口 96   2.5.3  編譯器選項(xiàng)設(shè)置 98   2.5.4  引腳分配 103   2.5.5  啟動(dòng)編譯器 106   2.5.6  查看適配結(jié)果 107  2.6  設(shè)計(jì)項(xiàng)目的仿真驗(yàn)證 111   2.6.1  創(chuàng)建一個(gè)仿真波形文件 112   2.6.2  設(shè)計(jì)仿真 114   2.6.3  仿真結(jié)果分析 116  2.7  時(shí)序分析 117   2.7.1  時(shí)序分析基本參數(shù) 117   2.7.2  指定時(shí)序要求 118   2.7.3  完成時(shí)序分析 121   2.7.4  查看時(shí)序分析結(jié)果 121  2.8  器件編程 122   2.8.1  完成器件編程 123   2.8.2  編程硬件驅(qū)動(dòng)安裝 125  思考題與練習(xí) 126 第3章  Quartus Ⅱ軟件與第三方工具 128  3.1  ModelSim軟件的使用 128   3.1.1  ModelSim軟件的主要結(jié)構(gòu) 128   3.1.2  ModelSim的簡(jiǎn)要使用方法 129   3.1.3  在ModelSim SE中指定Altera的仿真庫(kù) 147  3.2  調(diào)用Synplify Pro綜合工具設(shè)計(jì)流程 149  3.3  ModelSim、Synplify和Quartus Ⅱ結(jié)合使用的流程 153  3.4  HDL調(diào)試工具Debussy入門 156   3.4.1  Debussy簡(jiǎn)介 156   3.4.2  Debussy功能介紹 157   3.4.3  波形分析 162   3.4.4  原理圖分析 165   3.4.5  FSM分析 169   3.4.6  設(shè)計(jì)調(diào)試實(shí)例 170   3.4.7  FSDB文件的產(chǎn)生 175  思考題 178 第二篇  Quartus Ⅱ的Nios Ⅱ開發(fā)過程 第4章  SOPC Builder開發(fā)工具 181  4.1  簡(jiǎn)介 181   4.1.1  SOPC 技術(shù)簡(jiǎn)介 181   4.1.2  SOPC Builder 簡(jiǎn)介 181   4.1.3  SOPC Builder 的功能特點(diǎn) 182   4.1.4  SOPC Builder的優(yōu)點(diǎn) 183  4.2  SOPC Builder 設(shè)計(jì)流程 183  4.3  SOPC Builder 用戶界面 184   4.3.1  系統(tǒng)元件頁(yè) 184   4.3.2  系統(tǒng)設(shè)置頁(yè) 186   4.3.3  系統(tǒng)生成頁(yè) 186   4.3.4  生成系統(tǒng) 189   4.3.5  SOPC Builder 菜單命令 190  思考題 191 第5章  Nios Ⅱ嵌入式處理器設(shè)計(jì) 192  5.1  Nios Ⅱ嵌入式處理器簡(jiǎn)介 192   5.1.1  第一代Nios嵌入式處理器 192   5.1.2  第二代Nios嵌入式處理器 193   5.1.3  可配置的軟核嵌入式處理器的優(yōu)勢(shì) 194  5.2  Nios Ⅱ嵌入式處理器軟、硬件開發(fā)流程簡(jiǎn)介 197   5.2.1  硬件開發(fā)流程 198   5.2.2  軟件設(shè)計(jì)流程 198  5.3  Nios Ⅱ嵌入式處理器系統(tǒng)的開發(fā) 198   5.3.1  開發(fā)工具及開發(fā)板簡(jiǎn)介 198   5.3.2  Nios Ⅱ集成開發(fā)環(huán)境(IDE)簡(jiǎn)介 202   5.3.3  設(shè)計(jì)實(shí)例 207  5.4  Nios Ⅱ處理器外圍接口 224  5.5  HAL系統(tǒng)庫(kù) 225   5.5.1  簡(jiǎn)介 225   5.5.2  使用HAL開發(fā)程序 228  5.6  應(yīng)用示例--電子鐘 232   5.6.1  系統(tǒng)軟、硬件需求分析 232   5.6.2  系統(tǒng)軟件 234  思考題 246 第三篇  基于Quartus Ⅱ的IP核設(shè)計(jì) 第6章  DSP Builder系統(tǒng)設(shè)計(jì)工具 249  6.1  DSP Builder安裝 249   6.1.1  軟件要求 249   6.1.2  DSP Builder軟件的安裝 249   6.1.3  授權(quán)文件的安裝 251  6.2  嵌入式DSP設(shè)計(jì)流程 253   6.2.1  DSP設(shè)計(jì)流程 253   6.2.2  DSP Builder設(shè)計(jì)流程 253  6.3  DSP Builder設(shè)計(jì)過程 255   6.3.1  創(chuàng)建Simulink設(shè)計(jì)模型 255   6.3.2  Simulink設(shè)計(jì)模型仿真 261   6.3.3  完成RTL級(jí)仿真 262   6.3.4  Simulink模型設(shè)計(jì)的綜合與編譯 264  思考題 268 第7章  PCI編譯器及PCI兆核函數(shù) 269  7.1  PCI編譯器簡(jiǎn)介 269  7.2  PCI編譯器的使用 272   7.2.1  系統(tǒng)要求 272   7.2.2  設(shè)計(jì)流程 273   7.2.3  獲得并安裝PCI編譯器 273   7.2.4  PCI兆核函數(shù)設(shè)計(jì)應(yīng)用 276   7.2.5  設(shè)計(jì)仿真 283   7.2.6  設(shè)計(jì)編譯 285   7.2.7  器件編程 287   7.2.8  安裝授權(quán)文件 287 第8章  FFT兆核函數(shù) 288  8.1  FFT兆核函數(shù)簡(jiǎn)介 288  8.2  FFT兆核函數(shù)的應(yīng)用 292   8.2.1  系統(tǒng)要求 292   8.2.2  下載并安裝FFT 292   8.2.3  FFT兆核函數(shù)設(shè)計(jì)應(yīng)用 293   8.2.4  設(shè)計(jì)仿真 297   8.2.5  設(shè)計(jì)編譯 298   8.2.6  器件編程 299   8.2.7  安裝授權(quán)文件 299  8.3  FFT兆核函數(shù)規(guī)范 300   8.3.1  功能描述 300   8.3.2  FFT處理器引擎結(jié)構(gòu) 301   8.3.3  I/O數(shù)據(jù)流結(jié)構(gòu) 302  8.4  Atlantic接口 305   8.4.1  Atlantic接口功能描述 306   8.4.2  信號(hào)說明 310 第四篇  設(shè)計(jì)進(jìn)階 第9章  LogicLock技術(shù) 315  9.1  LogicLock技術(shù)簡(jiǎn)介 315  9.2  LogicLock設(shè)計(jì)應(yīng)用 315   9.2.1  建立LogicLock區(qū)域 315   9.2.2  指定LogicLock區(qū)域的邏輯內(nèi)容 321   9.2.3  編譯優(yōu)化設(shè)計(jì) 322   9.2.4  導(dǎo)出LogicLock約束 324   9.2.5  導(dǎo)入LogicLock約束 329  思考題 332 第10章  SignalTap Ⅱ嵌入式邏輯分析儀的使用 333  10.1  在設(shè)計(jì)中嵌入SignalTap Ⅱ邏輯分析儀 333   10.1.1  使用STP文件建立嵌入式邏輯分析儀 333   10.1.2  使用MegaWizard Plug-In Manager建立嵌入式邏輯分析儀 338   10.1.3  SignalTap Ⅱ分析器件編程 341   10.1.4  查看SignalTap Ⅱ采樣數(shù)據(jù) 342  10.2  在SOPC Builder中使用SignalTap Ⅱ邏輯分析儀 343  10.3  在DSP Builder中使用SignalTap Ⅱ邏輯分析儀 351  思考題 355 參考文獻(xiàn) 356
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