CPLD/FPGA應(yīng)用系統(tǒng)設(shè)計(jì)與產(chǎn)品開(kāi)發(fā)

第1章　CPLD/FPGA開(kāi)發(fā)基礎(chǔ)　1
1.1　CPLD/FPGA基礎(chǔ)知識(shí)　1
1.1.1　數(shù)字集成電路的發(fā)展　1
1.1.2　CPLD/FPGA內(nèi)部結(jié)構(gòu)　3
1.2　Verilog HDL基礎(chǔ)　8
1.2.1　Verilog HDL程序結(jié)構(gòu)　8
1.2.2　Verilog HDL基本詞法　9
1.2.3　Verilog HDL數(shù)據(jù)類(lèi)型　13
1.2.4　Verilog HDL運(yùn)算符　14
1.2.5　Verilog HDL表達(dá)式　17
1.2.6　Verilog HDL行為建模與綜合　19
1.2.7　Verilog HDL任務(wù)與函數(shù)　23
1.3　CPLD/FPGA的基本開(kāi)發(fā)流程　27
1.3.1　CPLD/FPGA基本開(kāi)發(fā)流程　27
1.3.2　CPLD/FPGA開(kāi)發(fā)經(jīng)驗(yàn)介紹　28
第2章　開(kāi)發(fā)工具——Altera Quartus II詳解　31
2.1　Quartus II簡(jiǎn)介　31
2.1.1　Quartus II的新特性　31
2.1.2　Quartus II的安裝與啟動(dòng)　32
2.1.3　Quartus II設(shè)計(jì)流程　34
2.2　新建一個(gè)設(shè)計(jì)工程　36
2.2.1　通過(guò)轉(zhuǎn)換MAX+plus II設(shè)計(jì)新建一個(gè)設(shè)計(jì)工程　36
2.2.2　使用“New Project Wizard”命令新建一個(gè)設(shè)計(jì)工程　37
2.3　編譯與仿真工具　41
2.3.1　編譯工具　42
2.3.2　仿真工具　45
2.4　時(shí)序分析工具　49
2.4.1　設(shè)計(jì)工程的時(shí)序分析　49
2.4.2　查看時(shí)序分析結(jié)果　50
2.5　總結(jié)　51
第3章　簡(jiǎn)單組合邏輯設(shè)計(jì)實(shí)例　52
3.1　二進(jìn)制編碼轉(zhuǎn)換芯片設(shè)計(jì)　52
3.1.1　BCD碼的轉(zhuǎn)換設(shè)計(jì)　52
3.1.2　格雷碼的轉(zhuǎn)換設(shè)計(jì)　56
3.2　CRC校驗(yàn)芯片設(shè)計(jì)　60
3.2.1　循環(huán)冗余校驗(yàn)原理　60
3.2.2　16位CRC校驗(yàn)芯片設(shè)計(jì)　62
3.2.3　系統(tǒng)測(cè)試　64
3.3　乘法器原理與設(shè)計(jì)　65
3.3.1　乘法器原理　65
3.3.2　乘法器設(shè)計(jì)方法介紹　66
3.3.3　組合邏輯乘法器的實(shí)現(xiàn)　67
第4章　簡(jiǎn)單時(shí)序邏輯設(shè)計(jì)實(shí)例　72
4.1　16位乘法器芯片設(shè)計(jì)　72
4.2　MegaWizard Plug-In Manager的使用方法　77
4.3　各類(lèi)存儲(chǔ)器的設(shè)計(jì)　80
4.3.1　雙端口隨機(jī)訪問(wèn)存儲(chǔ)器芯片設(shè)計(jì)　80
4.3.2　同步先入先出(FIFO)存儲(chǔ)器芯片設(shè)計(jì)　88
4.3.3　異步先入先出(FIFO)存儲(chǔ)器芯片設(shè)計(jì)　98
4.3.4　FIFO存儲(chǔ)器測(cè)試文件的編寫(xiě)　108
4.4　組合邏輯與時(shí)序邏輯綜合設(shè)計(jì)——海明碼編解碼器設(shè)計(jì)　115
4.4.1　海明碼原理　115
4.4.2　海明碼編解碼器設(shè)計(jì)　117
第5章　Reed Solomon編碼器設(shè)計(jì)　124
5.1　RS編碼器簡(jiǎn)介　124
5.1.1　RS編碼原理　125
5.1.2　RS編碼器功能描述　126
5.2　RS編碼器的結(jié)構(gòu)設(shè)計(jì)　127
5.3　編碼器的電路描述　129
5.3.1　GF域的算術(shù)運(yùn)算　129
5.3.2　RS(5,3)編碼器的電路描述　132
5.3.3　RS(5,3)編碼器測(cè)試文件的編寫(xiě)　144
5.4　RS(255,223)編碼器的電路描述　148
第6章　支持PWM輸出的定時(shí)器/計(jì)數(shù)器芯片設(shè)計(jì)　154
6.1　芯片功能描述　154
6.2　芯片結(jié)構(gòu)設(shè)計(jì)　155
6.2.1　主系統(tǒng)電路接口　155
6.2.2　寄存器與數(shù)據(jù)緩存區(qū)　156
6.2.3　芯片內(nèi)部電路模塊　158
6.3　電路描述　161
6.3.1　WISHBONE電路接口定義描述　161
6.3.2　定時(shí)器/計(jì)數(shù)器實(shí)體電路描述　163
6.3.3　測(cè)試文件的編寫(xiě)　176
6.4　擴(kuò)展應(yīng)用　180
6.4.1　簡(jiǎn)單可編程中斷控制器　181
6.4.2　步進(jìn)電機(jī)控制器　186
第7章　存儲(chǔ)控制器芯片設(shè)計(jì)　189
7.1　功能描述　189
7.2　芯片結(jié)構(gòu)設(shè)計(jì)　192
7.2.1　WISHBONE電路接口模塊　193
7.2.2　上電配置模塊　194
7.2.3　存儲(chǔ)刷新控制器模塊　195
7.2.4　存儲(chǔ)器地址跟蹤模塊　197
7.2.5　地址發(fā)生器與計(jì)數(shù)器模塊　202
7.2.6　數(shù)據(jù)打包處理器模塊　203
7.2.7　存儲(chǔ)器定時(shí)控制器與存儲(chǔ)外部接口模塊　204
7.3　芯片寄存器與端口定義　205
7.3.1　芯片寄存器定義　205
7.3.2　芯片端口定義　208
7.4　電路描述　209
7.4.1　系統(tǒng)宏定義符號(hào)描述　210
7.4.2　上電配置模塊電路描述　212
7.4.3　地址發(fā)生器模塊電路描述　226
7.4.4　數(shù)據(jù)打包處理器模塊電路描述　231
7.4.5　存儲(chǔ)外部接口模塊描述　234
7.5　系統(tǒng)編譯與操作　240
7.5.1　存儲(chǔ)器的組織形式　241
7.5.2　存儲(chǔ)器定時(shí)配置　242
第8章　符合USB 2.0規(guī)范的串行通信接口芯片設(shè)計(jì)　245
8.1　功能描述　245
8.2　芯片結(jié)構(gòu)設(shè)計(jì)　246
8.2.1　系統(tǒng)時(shí)鐘　247
8.2.2　WISHBONE接口與存儲(chǔ)器接口　247
8.2.3　UTMI接口模塊　256
8.2.4　協(xié)議層模塊　258
8.2.5　串行通信芯片的操作分析　259
8.3　芯片寄存器與端口定義　260
8.3.1　芯片寄存器定義　260
8.3.2　芯片端口定義　263
8.4　電路描述　264
8.4.1　系統(tǒng)宏定義符號(hào)描述　265
8.4.2　UTMI接口模塊電路描述　268
8.4.3　協(xié)議層模塊電路描述　278
8.4.4　系統(tǒng)編譯　283