VERILOG HDL實用教程

定　價：￥18.00

作　者：	張明編著
出版社：	電子科技大學出版社
叢編項：	EDA 技術叢書
標　簽：	硬件描述語言 VHDL

ISBN：	9787810652896	出版時間：	2000-01-01	包裝：
開本：	26cm	頁數：	213頁	字數：

內容簡介

　　本教材介紹在專用集成電路（ASIC：Application Specified Integrated Circuit）設計領域應用最廣的硬件描述語言Verilog HDL。掌握這種語言后，可以像編制一個軟件程序一樣對一個電子系統的結構或功能進行描述，通過功能仿真、邏輯綜合、版圖綜合、時序驗證等一系列后續(xù)工作，借助電子設計自動化EDA（Electronic Design Automation）工具，最終完成電子系統的硬件實現（IC芯片或FPGA等）。本教材主要面向有一定邏輯設計基礎與程序設計經驗的電子類高年級本科生或研究生，同時也是一本電子類設計從業(yè)人員必備的工程參考書。

作者簡介

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圖書目錄

第一章  電子系統設計與硬件描述語言
1.1 電子系統設計技術的發(fā)展過程
1.2 EDA設計主要流程
1.3 深亞微米技術給電子系統設計技術帶來的挑戰(zhàn)
1.4 硬件描述語言
習題
第二章  Verilog HDL設計入門
2.1 Bottom-up與Top-down設計方法
2.2 Verilog HDL的基本結構與硬件描述的設計過程
2.3 用Verilog HDL進行硬件設計的實現過程
習題
第三章  Verilog HDL基礎知識
3.1 基本詞法定義
3.2 數據類型
3.3 參數定義、宏替換及模擬時間單位的定標
3.4 運算符
習題
第四章  Verilog行為描述
4.1 Verilog HDL行為描述的構成框架
4.2 塊語句
4.3 賦值語句
4.4 高級程序語句
4.5 Verilog任務與函數
習題
第五章  Verilog系統函數與編譯向導
5.1 Verilog系統任務與系統函數
5.2 編譯向導
習題
第六章  Verilog結構描述（一）：門級描述
6.1 Verilog HDL結構描述
6.2 Verilog基本門級元件
6.3 Verilog連接線類型與assign連續(xù)賦值語句
6.4 基本門與連線的延時表示
6.5 延時說明塊(Specify Block）與時序檢測
6.6 參數化模塊的調用
習題
第七章  用戶自定義元件UDP
7.1 UDP的基本定義
7.2 組合邏輯元件的UDP描述
7.3 電平觸發(fā)時序元件的UDP描述
7.4 電平、邊沿混合觸發(fā)時序電路的UDP描述
7.5 時序檢測告警信號在UDP中的應用
7.6 邊沿觸時序元件的UDP描述
習題
第八章  Verilog結構描述（二）：開關級描述
8.1 Verilog基本開關級元件
8.2 開關級元件對信號強度的影響
8.3 開關級描述中的電荷衰減表示
8.4 開關級描述的應用
習題
第九章  Verilog設計錯例與實例分析
9.1 Verilog設計常見錯誤分析
9.2 Verilog設計實例
習題
第十章  面向綜合的設計技術
10.1 語言描述與綜合實現的關系
10.2 Verilog HDL描述的可綜合性分析
習題
附錄 A Verilog HDL句式定義
附錄 B 參考文獻