VERILOG HDL實(shí)用教程

第一章  電子系統(tǒng)設(shè)計(jì)與硬件描述語言
1.1 電子系統(tǒng)設(shè)計(jì)技術(shù)的發(fā)展過程
1.2 EDA設(shè)計(jì)主要流程
1.3 深亞微米技術(shù)給電子系統(tǒng)設(shè)計(jì)技術(shù)帶來的挑戰(zhàn)
1.4 硬件描述語言
習(xí)題
第二章  Verilog HDL設(shè)計(jì)入門
2.1 Bottom-up與Top-down設(shè)計(jì)方法
2.2 Verilog HDL的基本結(jié)構(gòu)與硬件描述的設(shè)計(jì)過程
2.3 用Verilog HDL進(jìn)行硬件設(shè)計(jì)的實(shí)現(xiàn)過程
習(xí)題
第三章  Verilog HDL基礎(chǔ)知識
3.1 基本詞法定義
3.2 數(shù)據(jù)類型
3.3 參數(shù)定義、宏替換及模擬時(shí)間單位的定標(biāo)
3.4 運(yùn)算符
習(xí)題
第四章  Verilog行為描述
4.1 Verilog HDL行為描述的構(gòu)成框架
4.2 塊語句
4.3 賦值語句
4.4 高級程序語句
4.5 Verilog任務(wù)與函數(shù)
習(xí)題
第五章  Verilog系統(tǒng)函數(shù)與編譯向?qū)?br />5.1 Verilog系統(tǒng)任務(wù)與系統(tǒng)函數(shù)
5.2 編譯向?qū)?br />習(xí)題
第六章  Verilog結(jié)構(gòu)描述（一）：門級描述
6.1 Verilog HDL結(jié)構(gòu)描述
6.2 Verilog基本門級元件
6.3 Verilog連接線類型與assign連續(xù)賦值語句
6.4 基本門與連線的延時(shí)表示
6.5 延時(shí)說明塊(Specify Block）與時(shí)序檢測
6.6 參數(shù)化模塊的調(diào)用
習(xí)題
第七章  用戶自定義元件UDP
7.1 UDP的基本定義
7.2 組合邏輯元件的UDP描述
7.3 電平觸發(fā)時(shí)序元件的UDP描述
7.4 電平、邊沿混合觸發(fā)時(shí)序電路的UDP描述
7.5 時(shí)序檢測告警信號在UDP中的應(yīng)用
7.6 邊沿觸時(shí)序元件的UDP描述
習(xí)題
第八章  Verilog結(jié)構(gòu)描述（二）：開關(guān)級描述
8.1 Verilog基本開關(guān)級元件
8.2 開關(guān)級元件對信號強(qiáng)度的影響
8.3 開關(guān)級描述中的電荷衰減表示
8.4 開關(guān)級描述的應(yīng)用
習(xí)題
第九章  Verilog設(shè)計(jì)錯(cuò)例與實(shí)例分析
9.1 Verilog設(shè)計(jì)常見錯(cuò)誤分析
9.2 Verilog設(shè)計(jì)實(shí)例
習(xí)題
第十章  面向綜合的設(shè)計(jì)技術(shù)
10.1 語言描述與綜合實(shí)現(xiàn)的關(guān)系
10.2 Verilog HDL描述的可綜合性分析
習(xí)題
附錄 A Verilog HDL句式定義
附錄 B 參考文獻(xiàn)