PCI系統(tǒng)結(jié)構(gòu)

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規(guī)范變化的標(biāo)識
注意事項
本書的讀者
背景知識
數(shù)據(jù)類型定義
文件慣例
讀者反饋
第 1章 PCI簡介
1.1 PCI總線的歷史
1.2 PCI總線的特點
l.3 PCI設(shè)備與功能
1.4 遵循的技術(shù)規(guī)范
1.5 如何獲得PCI總線技術(shù)規(guī)范
第2章 PCI總線操作簡介
2.1 突發(fā)傳送
2.2 起動方、目標(biāo)和代理
2.3 單功能與多功能PCI設(shè)備
2.4 PCI總線時鐘
2.5 地址段
2.6 聲明一個交易
2.7 數(shù)據(jù)段
2.8 交易過程
2.9 交易完成與總線返回空閑狀態(tài)
2.10 對非法操作的反應(yīng)
2.11 綠色機器
第3章 反射波轉(zhuǎn)換簡介
3.1 每條電路都是一條傳送線
3.2 老方法：人射波轉(zhuǎn)換
3.3 PCI方法：反射波轉(zhuǎn)換
3.4 時鐘信號（CLK）
3. 5復(fù) 位（ RST＃）與 64位請求（ REQ64＃）信號時序
3.6 減慢時鐘可以增加總線長度
第4章 信號組
4.1 簡介
4.2 系統(tǒng)信號
4.2.1PCI時鐘信號（CLK）
4.2.2 CLKRUN#信號
4.2.3 復(fù)位信號(ST＃）
4.3 地址／數(shù)據(jù)總線、命令總線和字節(jié)使能
4.4 防止過大的電流泄漏
4.5 交易控制信號
4.6 仲裁信號
4.7 中斷請求信號
4.8 錯誤報告信號
4.8.1 數(shù)據(jù)奇偶校驗錯
4 8 2 系統(tǒng)錯
4.9 Cache支持（偵測結(jié)果）信號
4. 10 64位擴展信號
4.11 資源鎖定
4.12 JTAG／邊界掃描信號
4.13 中斷請求引腳
4.14 PME＃和3.3Vaux
4.15 邊帶信號
4.16 信號類型
4.17 設(shè)備不能同時驅(qū)動和接收一個信號
4.18 中央資源功能
4. 19 負(fù)向譯碼（通過 ISA橋）
4.19.1 背景
4.19.2 調(diào)節(jié)負(fù)向譯碼器
4. 20 閱讀時序圖
第 5章 PCI總線仲裁
5.1 仲裁器
5.2 仲裁算法
5.3 公平仲裁舉例
5.4 主設(shè)備希望執(zhí)行多次交易
5.5 隱式總線仲裁
5.6 總線停放
5.7 請求／確認(rèn)時序
5.8 雙主設(shè)備間的仲裁舉例
5.9 在復(fù)位（RST＃）時請求信號（REQ ＃）和確認(rèn)信號（GNT)
5.10 從插入式連接器的請求信號（REQ ＃）上拉
5.11 損壞的主設(shè)備
第6章 主設(shè)備與目標(biāo)延遲
6.1 第一次交易起動前的強制性延遲
6.2 總線訪問延遲
6.3 2.1版前的設(shè)備可能是壞孩子
6.4 防止主設(shè)備獨占總線
6.4.1 主設(shè)備必須在8個時鐘周期內(nèi)傳送數(shù)據(jù)
6.4.2 在最后數(shù)據(jù)傳送之后的時鐘周期使 IRDY＃失效
6.4.3 延遲定時器防止主設(shè)備獨占總線
6.5 防止目標(biāo)獨占總線
6.5.1 概述
6. 5. 2 目標(biāo)必須迅速傳送數(shù)據(jù)
6.5.3 在初始化時間的目標(biāo)延遲
6.5.4 延遲的交易
6.6 報告改進了存儲器寫性能
6.6.1 概述
6.6.2 組合
6 6 3 字節(jié)合并
6.6.4 崩潰是禁止的
6.7 存儲器寫最大完成限制
6.8 交易順序和死鎖
第7章 命令
7.1 簡介
7.2 中斷確認(rèn)命令
7.2.1 簡介
7.2.2 背景
7.2.3 HOSVPCI橋中斷確認(rèn)的處理
7.2.4 PCI中斷確認(rèn)交易
7.2.5 PowerPC PReP中斷請求的處理
7.3 專用周期命令
7.3.1 概述
7.3.2 在軟件控制下的專用周期生成
7.3.3 專用周期交易
7.4 IO讀和寫命令
7.5 訪問存儲器
7.5.1 目標(biāo)支持批量命令是可選的
7.5.2 Cache行容量寄存器與批量命令
7.5.3 批量命令是可選的性能提升工具
7.5.4 橋必須丟棄主設(shè)備役使用的預(yù)提取數(shù)據(jù).
7.5.5 寫存儲器
7.5.6 關(guān)于存儲器傳送的更多信息
7.6 配置讀和寫命令
7.7 雙地址周期
7.8 保留的總線命令
第8章 讀傳送
8.1 關(guān)于讀和寫的一些基本規(guī)則
8.2 奇偶校驗
8.3 單數(shù)據(jù)段讀交易舉例
8.4 突發(fā)讀交易舉例
8.5 在讀或?qū)懫陂g字節(jié)使能的處理
8.5.1 在進入數(shù)據(jù)段時出現(xiàn)的字節(jié)使能
8.5.2 在每個數(shù)據(jù)段中字節(jié)使能可以改變
8.5.3 沒有有效字節(jié)使能的數(shù)據(jù)段
8.5.4 具有有限字節(jié)使能支持的目標(biāo)
8.5.5 字節(jié)使能采樣的規(guī)則
8.5.6 可以忽略字節(jié)使能的情況
8.6 讀交易時的性能
第9章 寫傳送
9.1 單數(shù)據(jù)段寫交易舉例
9.2 突發(fā)寫交易舉例
9.3 寫交易時的性能
第10章 存儲器和IO尋址
10.1 存儲器尋址
10.1.1 起始地址
10.1.2 在存儲器突發(fā)時的尋址順序
10.2 PCI IO尋址
10.2.1 不要合并處理器IO寫
10.2.2 概述
10.2.3 由具有完整IO漢字的設(shè)備譯碼
10.2.4 由具有8位或16位端口的設(shè)備譯碼
10.2.5 未受支持的字節(jié)使能組合導(dǎo)致目標(biāo)失敗
10.2.6 空的第一個數(shù)據(jù)段是合法的
10.2.7 IO地址管理
10.2.8 當(dāng)IO目標(biāo)不支持多數(shù)據(jù)段交易時
10.2.9 原有的IO譯碼
第11章 快速背靠背和步進
11.1 快速背靠背交易
11. 1. l 實現(xiàn)快速背靠背能力的決定
11.1.2 情況且：主設(shè)備保證沒有沖突
11.1.3 情況2：目標(biāo)保證沒有沖突
11. 2 地址／數(shù)據(jù)步進
11.2.1 優(yōu)點：減少的電流泄漏和交叉干擾
11.2.2 為什么目標(biāo)在步進過程中不能鎖存地址
112. 3 數(shù)據(jù)步進
11.2.4 設(shè)備如何表示使用步進的能力
11. 2. 5 設(shè)計者可以步進地址、數(shù)據(jù)、PAR(和PAR64）與 IDSEL
11.2.6 連續(xù)的和離散的步進
11. 2. 7 步進的缺點
11.2.8 在步進過程中的預(yù)占
11.2.9 損壞的主設(shè)備
11.2.10 步進舉例
11. 2. 11 當(dāng)不能使用步進時
11. 2. 12 誰必須支持步進？
第 12重 早期交易結(jié)束
12.1 簡介
12.2 主設(shè)備起動的終止
12.2.1 預(yù)占的主設(shè)備
12.2.2 主設(shè)備失?。耗繕?biāo)不能聲明交易
12.3 目標(biāo)起動的終止
12.3.1 STOP排信號將目標(biāo)置于驅(qū)動者的地位
12. 3. 2 在交接周期不允許 STOP＃
12.3.3 連接斷開
12 3 4 重試
12.3.5 目標(biāo)失敗
12.3.6 在重試／連接斷開后盡快重復(fù)請求
12.4 目標(biāo)起動的終止小結(jié)
第13章 錯誤檢測與處理
13. l 狀態(tài)位名稱改變
13.2 PCI奇偶校驗簡介
13.3 PERR#信號
13.4 數(shù)據(jù)奇偶校驗
13.4.1 數(shù)據(jù)奇偶校驗的產(chǎn)生并在讀交易檢查
13.4.2 數(shù)據(jù)奇偶校驗的產(chǎn)生并在寫交易檢查
13.4.3 數(shù)據(jù)奇偶校驗報告
13.4.4 從數(shù)據(jù)奇偶校驗錯恢復(fù)
13.4.5 特殊情況：在專用周期的數(shù)據(jù)奇偶校驗錯
13.4.6 沒有 PERR＃要求的設(shè)備
13.5 SERR＃信號
13.5.1 地址段奇偶校驗
13 5 2 系統(tǒng)錯
第14章 中斷
14.1 向處理器發(fā)送中斷的三種方法
14.2 使用引腳與使用 MSI能力
14. 3 單功能 pCI設(shè)備
14.4 多功能 PCI設(shè)備
14.5 INTX#引腳到系統(tǒng)板電路的連接
14. 6 中斷路由
14.6.1 概述
14.6.2 在PCI規(guī)范中推薦的路由
14.6.3 BIOS知道中斷電路布局
14.6.4 專門設(shè)計的芯片組具有可編程中斷路由設(shè)備
14.6.5 中斷路由信息
14.7 中斷路由表
14.7.1 概述
14.7.2 尋找中斷路由表
14.8 PCI中斷是共享的
14.9 掛起中斷
14.10 中斷鏈
14.10.1 概述
14.10 2 步驟1：初始化中斷的全部入口到虛設(shè)的處理程序
14.10.3 步驟2：初始化嵌入式設(shè)備的全部人口
14. 10.4 步驟 3：掛起嵌入式設(shè)備 BIOS例程的人口
14.10.5 步驟4：執(zhí)行擴展總線ROM掃描
14.10.6 步驟5：執(zhí)行PCI設(shè)備掃描
14.10.7 步驟6：裝載操作系統(tǒng)
14.10.8 步驟7：操作系統(tǒng)裝載和調(diào)用驅(qū)動程序的初始化代碼
14. 11 為每個中斷級建立聯(lián)系列表
14.12 服務(wù)共享中斷
14.12.1 情況舉例
14.12.2 兩個設(shè)備同時產(chǎn)生請求
14.12.3 處理器被中斷并請求向量
14.12.4 執(zhí)行第一個處理程序
14.12.5 跳到聯(lián)系列表中的下一個驅(qū)動程序
14.12.6 跳到虛設(shè)的處理程序：控制返回被中斷的程序
14.13 隱式的優(yōu)先級方案
14. 14 中斷與 PCI.PCI橋
14. 15 消息信號中斷（ MSI）
14.15.1 簡介
14.15.2 MSI中斷的優(yōu)點
14.15.3 MSI配置的基礎(chǔ)
14.15.4 產(chǎn)生MSI中斷請求的基礎(chǔ)
14.15.5 橋如何處理存儲器寫
14.15.6 當(dāng)中斷處理程序處理時存儲器已經(jīng)同步
14.15.7 中斷延遲
14.15.8 MSI不是共享的
14.15.9 MSI是一種新的能力類型
14.15.10 MSI能力寄存器組的描述
14. 15. 11 消息寫操作能夠具有損壞的結(jié)尾
14.15.12 一些規(guī)定、建議
第 15章 64位PCI擴展
15. 1 64位數(shù)據(jù)傳送與 64位尋址：獨立的能力.
15. 2 64位擴展信號
15.3 在32位插入式連接器上的位卡
15.4 在未使用時.上拉防止64位擴展的漂移.
15.4.1 問題：32位的PCI連接器上的64位插卡
15.4.2 64位插卡如何確定所安裝插糟的類型
15.5 64位數(shù)據(jù)傳送能力
15.5.1 只有存儲器命令可以使用64位傳送
15.5.2 起始地址四字排列
15.5.3 64位主設(shè)備與64位目標(biāo)
15.5.4 64位主設(shè)備與32位目標(biāo)
15.5.5 空數(shù)據(jù)段舉例
15. 5. 6 32位主設(shè)備與 64位目標(biāo)
15.5.7 執(zhí)行一個 64位傳送
15.6 64位尋址
15.6.1 尋址4GB以上的存儲器
15 6 2 簡介
15.6.3 64位尋址協(xié)議
15.6.4 對負(fù)向澤碼時序的影響
15.6.5 對主設(shè)備失敗時序的影響
15.6.6 地址步進
15.6.7 在單數(shù)據(jù)段交易中的 FRAME＃時序
15.7 64位奇偶校驗
15.7.1 地址段奇偶校驗
15.7.2 數(shù)據(jù)段奇偶校驗
第 16章 66MHZ PCI的實現(xiàn)
16.1 簡介
16.2 66MHZ使用 3.3V信號環(huán)境
16.3 器件如何表示對66MHZ的支持
16. 3. 1 66MHZ能力狀態(tài)位
16.3.2 M66EN信號
16.3.3 時鐘發(fā)生器如何設(shè)定其頻率
16.4 時鐘必須是66MHZ嗎？
16.5 時鐘信號源與路由
16.6 停下時鐘和改變時鐘頻率
16.7 66MHZ器件如何確定總線速率
16.8 具有獨立總線的系統(tǒng)主板
16.9 可獲得的最大流通量
16.10 電氣特性
16. 11 延遲規(guī)定
16.12 66MHZ器件推薦的引腳排列
16.13 增加更多的負(fù)載與／或加長總線
16.14 插入式連接器的數(shù)目
第17章 配置地址空間簡介
17.1 簡介
17.2 PCI設(shè)備與 PCI功能
17. 3 三種地址空間： I／O、存儲器與配置
17.4 主橋不需要實現(xiàn)配置空間
17.5 具有一個 PCI總線的系統(tǒng)
第18章 配置交易
18.1 誰執(zhí)行配置？
18. 2 總線結(jié)構(gòu)
18.2.1 簡介
18.2.2 情況1：目標(biāo)總線是PCI總線0
18.2.3 情況2：目標(biāo)總線是PCI總線0的下級
18.3 在 RST＃后必須在 2時鐘之內(nèi)對配置訪問作出反應(yīng)
18.4 配置機構(gòu)簡介
18.5 配置機構(gòu)＃l（唯一的機構(gòu)！）
18.5.1 背景
18.5.2 配置機構(gòu) ＃l描述
18.5.3 專用周期的軟件產(chǎn)生
18.6 配置機構(gòu) ＃ 2（向下兼容）
18.6. l 基本配置機構(gòu)＃ 2
18.6.2 配置空間使能CSE寄存器
18.6.3 前向寄存器
18.6.4 對主總線上同級橋的支持
18.6.5 專用周期的產(chǎn)生
18. 7 PowerPC PReP配置機構(gòu)
18.8 類型0配置交易
18.8.1 地址段
18.8.2 IDSEL的實現(xiàn)
18.8.3 進入數(shù)據(jù)段.譯碼開始
18.8.4 類型0配置交易舉例
18.9 類型1配置交易
18. 9. l 描述
18.9.2 專用周期請求
18.10 目標(biāo)設(shè)備不存在
18. 11 允許配置突發(fā)交易
18.12 不允許64位配置交易
第19章 配置專存器
19.1 配置首部區(qū)簡介
19.2 強制性的首部寄存器
19.2. l 簡介
19.2.2 用于識別設(shè)備驅(qū)動程序的寄存器
19.2.3 命令寄存器
19.2.4 狀態(tài)寄存器
19.2.5 首部類型寄存器
19.3 其他首部寄存器
19.3.1 簡介
19.3.2 Cache行容量寄存器
19.3.3 延遲定時器：時間片寄存器
19.3.4 BIST寄存器
19.3.5 基地址寄存器（BAR）
19.3.6 擴展ROM基地址寄存器
19.3.7 CardBus CIS指針
19.3.8 中斷引腳寄存器
19.3.9 中斷線寄存器
19.3. 10 Min_Gut寄存器：時間片請求
19. 3. 11 Max_Lat寄存器：優(yōu)先級請求
19.4 新能力
19.4.1 配置首部空間不夠大
19.4.2 發(fā)現(xiàn)存在的新能力
19.4.3 新能力列表看上去像什么
19.4.4 AGP能力
19. 4. 5 關(guān)鍵產(chǎn)品數(shù)據(jù)阿 PD）能力
19.5 用戶定義特征（UDF）
第20章 擴展 ROM
20.書節(jié)ROM的用途——用于引導(dǎo)過程的設(shè)備
20. 2 RO M檢測
20. 3 RO M映射要求
20.4 ROM內(nèi)容
20.4.1 多代碼
20.4.2 一種代碼的格式
20.5 初始化代碼的執(zhí)行
20.6 開放固件簡介
20 6.1 簡介
20.6.2 通用設(shè)備驅(qū)動程序格式
20.6.3 將資源列表傳送到即插即用OS
20. 7 關(guān)鍵產(chǎn)品數(shù)據(jù) （ PD）
20.7.1 在2.2版中從ROM移入配置空間
20.7.2 規(guī)范2.1版中V PD的實現(xiàn)
20.7.3 數(shù)據(jù)結(jié)構(gòu)
第21章 插入卡與連接器
21.1 插入式連接器
21. 1. 1 32與64位連接器
21.1.2 3.3V與SV連接器
21.1.3 通用卡
21.1.4 共享槽
21. 1. 5 Riser卡
21.1.6 在插入式連接器上的偵測結(jié)果信號
21.2 PME共和3.3Vaux
21.3 插入卡
21.3.1 3.3V、SV和通用卡
21.3.2 長短格式卡
21.3.3 小PCI（SPCI）
21.3.4 器件層
21.3.5 保持邊界掃描鏈的完整
21.3.6 插入卡的電源要求
21.3.7 插入卡的最大電路長度
21.3.8 每個共享信號一個負(fù)載
第22章 熱插拔IWI
22.1 問題
22.2 解決方案
22.3 不改變適配器卡
22.4 軟件元素
22. 4. l 概述
22.4.2 系統(tǒng)起動
22.5 硬件元素
22. 5. l 概述
22.5.2 提醒指示燈與可選的楷狀態(tài)指示燈..
22.5.3 選項——電源壞檢測器
22.5.4 選項——追蹤系統(tǒng)電源使用情況
22. 6 卡的拔插過程
22.6.1 開關(guān)狀態(tài)
22.6.2 基本的卡拔出過程
22.6.3 基本的卡插入過程
22.7 靜止卡與驅(qū)動程序
22 7.1 概述...
22. 7. 2 暫停一個驅(qū)動程序（可選）
22.7.3 必須正確處理共享中斷
22.7.4 靜止控制多個設(shè)備的驅(qū)動
22.7.5 靜止一個壞的卡
22.8 驅(qū)動程序第一次訪問卡
22. 9 設(shè)備 RO M的處理
22. 10 誰來配置卡？
22. 11 存儲器與／或 IO空間的有效利用
22. 12 槽識別
22.12.1 物理槽ID
22.12.2 邏輯槽 ID
22.12.3 PCI總線編號.設(shè)備編號
22.12.4 轉(zhuǎn)換槽 ID
22. 13 插卡組
22.14 原始請求
22.15 關(guān)于昨1肪T＃的說明
22.16 關(guān)于66MHZ的說明
22.17 關(guān)于電源的說明
22.17.1 槽電源要求
22.17.2 卡連接到具有獨立電源的設(shè)備
第23章 電源管理
23.1 在本章中電源管理簡稱為 P M
23.2 PCI總線PM接口規(guī)范——但首先
23.3 電源管理入門
23.3. I PC PM基礎(chǔ)
23.3.2 當(dāng)前的起始設(shè)計方案定義了總體電源管理
23.3.3 PCI電源管理與ACPI
23.4 PCI總線PM接口規(guī)范
23.4.1 原有的PCI設(shè)備——無標(biāo)準(zhǔn)PM方法
23.4.2 設(shè)備對PCI PM的支持（可選）
23.4 3 發(fā)現(xiàn)功能的PM能力
23.4.4 電源管理——PCI總線與PCI功能...
23. 4. 5 總線 P M狀態(tài)轉(zhuǎn)換
23.4.6 功能 PM狀態(tài)
23.4.7 PM寄存器詳細(xì)描述
23. 4. 8 P M事件的詳細(xì)描述
23.5 OS電源管理功能調(diào)用
23.5.1 取得能力功能調(diào)用
23.5.2 設(shè)置電源狀態(tài)功能調(diào)用
23.5.3 取得電源狀態(tài)功能調(diào)用
23.6 BIOS／POST在起動時的責(zé)任
第24章 PCI-PCI橋
24.1 可大可小的總線結(jié)構(gòu)
24.2 術(shù)語
24.3 系統(tǒng)舉例
24.3.1 例一
24 3 2 例二
24.4 PCI.PCI橋：交通指揮
24.5 延遲規(guī)則
24.6 配置寄存器
24.6.1 概述
24.6.2 首部類型寄存器
24.6.3 關(guān)于設(shè)備ID的寄存器
24.6.4 總統(tǒng)編號寄存器
24.6.5 命令寄存器
24.6.6 狀態(tài)寄存器
24.6.7 底板／槽編號寄存器簡介
24.6.8 地址譯碼相關(guān)寄存器
24.6.9 Cache行容量寄存器
24. 6. 10 延遲定時寄存器
24.6. 11 BIST寄存器
24.6.12 中斷相關(guān)的寄存器
24.7 配置過程
24.7.1 簡介
24.7.2 總線編號分配
24.7.3 底板與糟編號分配
24.7.4 地址空間分配
24.7.5 IRQ分配
24.7.6 顯示配置
24.8 配置與專用周期過濾
24.8.1 簡介
24.8.2 專用周期交易
24.8.3 類型1配置交易
24.8.4 類型0配置訪問
24.9 中斷確認(rèn)處理
24.10 具有負(fù)向譯碼特征的PCI.PCI橋
24. 11 復(fù)位
24. 12 仲裁
24. 13 中斷支持
24.13.1 使用中斷跟蹤的設(shè)備
24. 13. 2 使用M SI的設(shè)備
24. 14 緩沖區(qū)管理
24.14.1 存儲器寫與使失效命令的處理
24.14.2 關(guān)于報告寫緩沖區(qū)用法的規(guī)則
24.14.3 多數(shù)據(jù)段專用周期請求
24. 15 錯誤檢測與處理
24.15.1 概述
24.15.2 處理地址段奇偶校驗錯
24.15.3 讀數(shù)據(jù)段奇偶校驗錯
24.15.4 寫數(shù)據(jù)段音偶校驗錯
24.15.5 處理主設(shè)備失敗
24.15.6 處理目標(biāo)失敗
24.15.7 放棄定時器時間溢出
24. 15.8 在第二總線上處理 SERR＃
第25章 交易順序與死鎖
25.1 簡單設(shè)備與橋的定義
25.1.1 簡單設(shè)備
25.1.2 橋
25.2 簡單設(shè)備：順序規(guī)則與死鎖
25.2.1 簡單設(shè)備的順序規(guī)則
25.2.2 與簡單設(shè)備有關(guān)的死鎖
25.3 橋：順序規(guī)則與死鎖
25.3.1 簡介、
25.3.2 橋管理雙向交通流量
25.3.3 生產(chǎn)者／消費者模型
25.3.4 一般順序要求
25.3.5 延遲的交易順序要求
25.3.6 橋順序規(guī)則
25.3.7 銷定延遲的交易與報告寫
第 26章 PCI BIOS
26.1 PCI BIOS的用途
26.2 支持的OS環(huán)境
26 21 概述
26.2.2 實模式
26.2.3 286保護模式（16：賄）
26.2.4 386保護模式（32：32）
26.2.5 今天的os使用平模式（：32）
26.3 確定系統(tǒng)是否實現(xiàn)32位BIOS
26.4 確定 32位 BIOS支持的服務(wù)
26.5 確定32位BIOS是否支持PCI BIOS服務(wù)
26.6 調(diào)用 PCI BIOS
26.7 PCI BIOS存在調(diào)用
第27章 銷定
27.12.2 規(guī)范重新定義鎖定的用法
27.2 要求鎖定的情況
27 2.1 概述
27.2.2 EISA主設(shè)備起動的以主存儲器為目標(biāo)的鎖定的交易系列
27.2.3 處理器起動以EISA存儲器為目標(biāo)的鎖定的交易系列
27.2.4 可能的死鎖情況
27. 3 PCI解決方案：總線與資源鎖定
27. 3. I LOCK＃信號
27.3.2 總線鎖定：允許但不推薦
27.3.3 資源鎖定：推薦的解決方案
27.4 64位尋址時 LOCK＃的使用
27.5 鎖定與延遲的交易
27.6 鎖定規(guī)則小結(jié)
27.6.1 主設(shè)備實現(xiàn)規(guī)則
27.6.2 目標(biāo)實現(xiàn)規(guī)則
第 28章 CompactPCI與PMC
28.1 什么是ComnactPCI
28.2 CompactPCI卡與PCI兼容
28.3 基本PCI／ComoactPCI比較
28.4 基本定義
28.4.1 標(biāo)準(zhǔn)PCI環(huán)境
28.4.2 無源底板
28.4.3 連接器基礎(chǔ)
28.4.4 前和后面板IO簡介
28.4.5 CompactPCI卡簡介
28.4.6 系統(tǒng)卡
28.4.7 周邊卡
28.5 設(shè)計規(guī)則
28.5.1 連接器
28.5.2 系統(tǒng)與周邊卡設(shè)計規(guī)則
28.5.3 前面板和前面板IO連接器
28.5.4 底板設(shè)計規(guī)則
28.5.5 后面板IO轉(zhuǎn)換板
28. 6 熱切換能力
28.6. 1 在 CompactPCIZ. l規(guī)范中添加 ENUM ＃信號.
28.6.2 電氣插入與拔出的不同階段
28.6.3 要求獨立的時鐘線
28.6.4 三種層次的實現(xiàn)
28.7 關(guān)于連接器編碼鍵的電信應(yīng)用問題
28.8 PCI背卡（PMC）
28.8.1 小尺寸可附加在CompactPCI卡上
28 8 2 規(guī)范
28.8.3 堆積高度與卡的厚度
28.8.4 PMC卡的連接器部分
28.8.5 前面板企口
28.8.6 PMC連接器
28.8.7 PMC后面板 IO映射到 3U后面板 IO
28.8.8 PMC后面板 IO映射到6U后面板 IO
附錄——術(shù)語來
插圖索引
1.1 pCI系統(tǒng)
1.2 PCI總線連接的PCI設(shè)備
2.1 突發(fā)數(shù)據(jù)傳送舉例
2.2 典型 PCI交易
3.1 沿一條信號線分布的設(shè)備負(fù)載
3.2 高電平信號反射與加倍
3.3 低電平信號反射與加倍
3.4 CLK信號時序特性
4.1 符合PCI的主設(shè)備信號
4.2 符合PCI的目標(biāo)設(shè)備信號
4.3 CLKRU N＃信號用法
4.4 ISA橋是典型的負(fù)向譯碼代理
4.5 狀態(tài)寄存器
4.6 典型PCI時序圖
5.1 PCI總線仲裁器
5.2 最大延遲配置寄存器
5.3 仲裁機構(gòu)舉例
5.4 兩個主設(shè)備間的PCI總線仲裁
6.1 訪問延遲器件
6.2 在任意數(shù)據(jù)段互IRDY＃無效的最大時間是8個時鐘周期
6.3 主設(shè)備延遲定時器是一個配置寄存器
6.4 延遲交易舉例
7.1 典型PC模塊圖——單處理器
7.2 PCI中斷確認(rèn)交易
7.3 命令寄存器位的分配
7.4 專用周期交易
7.5 Cache行容量配置寄存器
7.6 系統(tǒng)模塊圖舉例
8.1 單數(shù)據(jù)段讀舉例
8.2 讀交易
8.3 優(yōu)化讀交易（無等待狀態(tài)）
9.1 單數(shù)據(jù)段寫交易舉例
9.2 PCI寫交易
9.3 優(yōu)化寫交易（無等待狀態(tài)）
11.1 具有一個空狀態(tài)的背靠背交易
11.2 快速背靠背訪問的仲裁
11.3 命令寄存器位分配
11.4 狀態(tài)寄存器位分配
11.5 地址與數(shù)據(jù)步進舉例
12.1 由于預(yù)占和主設(shè)備延遲定時器超時引起的主設(shè)備起動終止
12.2 在單數(shù)據(jù)段交易上的主設(shè)備失敗舉例（注意：這不是一個專用周期）
12.3 在多數(shù)據(jù)段交易上的主設(shè)備失敗舉例
12.4 帶有數(shù)據(jù)傳送的連接斷開 A——連接斷開時 IRDY＃仍無效
12萬 帶有數(shù)據(jù)傳送的連接斷開 B——連接斷開時 IRDY＃已有效
12.6 連接斷開 l——當(dāng)目標(biāo)有效 STOP＃和無效 TRDY＃時. IRDY＃已有效.
12.7 連接斷開 2——當(dāng)目標(biāo)有效 STOP＃和無效 TRDY＃時. IRDY＃仍無效.
12.8 IRDY ＃有效時收到的重試
12.9 IRDY＃無效時收到的重試
12.10 目標(biāo)失敗舉例
13.1 讀交易的奇偶校驗
13.2 寫交易的奇偶校驗
13.3 PCI設(shè)備的配置命令寄存器
13.4 PCI設(shè)備的配置狀態(tài)寄存器
13.5 地址奇偶校驗的產(chǎn)生／檢查
14.1 PCI邏輯設(shè)備的配置首部空間格式
14.2 推薦的中斷設(shè)計
14.3 另一種中斷布局
14.4 在一些老機器（1993／199）中的典型設(shè)計
14.5 推薦的PCI中斷路由（當(dāng)路由設(shè)備只有四個輸入引腳時）
14.6 共享中斷模型
14.7 單處理器PC
14.8 設(shè)備MSI配置過程
14.9 32位MSI能力寄存器組格式
14.10 64位 MSI能力寄存器組格式
14.11 消息控制寄存器
15.1 64位和32位位連接器
15.2 REQ64#信號路由
15.3 64位主設(shè)備與64位目標(biāo)之間的傳送
15.4 64位主設(shè)備與32位目標(biāo)之間的傳送
15.5 與64位目標(biāo)進行單數(shù)據(jù)段64位傳送時序圖
15.6 與32位目標(biāo)進行雙數(shù)據(jù)段則位傳送時序圖
15.7 32位主設(shè)備讀取地址在4GB以上的數(shù)據(jù)
15.8 進行64位數(shù)據(jù)傳送的64位主設(shè)備讀取地址在4GB以上的數(shù)據(jù)
16.1 配置狀態(tài)寄存器
16.2 M66EN信號與 PCI時鐘發(fā)生器的關(guān)系
16.3 具有雙主橋的系統(tǒng)
16.4 33MHZ與66MHZ時序?qū)Ρ?br />17. I PCI功能的基本配置地址空間格式
17.2 具有一個PCI總線的系統(tǒng)
18. l 典型的 PC系統(tǒng)結(jié)構(gòu)圖
18.2 配置地址口 OCF8h
18.3 同級 H.St／PCI橋
18.4 配置空間使能（CSE）寄存器
18.5 橋的設(shè)備澤碼器
18.6 設(shè)備 IDSEL引腳到上部 AD線的直接連接
18.7 設(shè)備IDSEL引腳到上部AD線的電阻耦合
18.8 在類型0配置訪問的地址段中AD總線的內(nèi)容
18.9 類型0配置讀訪問
18.10 類型 0配置寫訪問
18.11 在類型 1配置訪問的地址段 AD總線的內(nèi)容
18.12 類型1配置讀訪問
18.13 類型1配置寫訪問
18.14 狀態(tài)寄存器
19.1 PCI功能配置首部的格式
19.2 類代碼寄存器
19.3 命令寄存器位分配
19.4 狀態(tài)寄存器位分配
19.5 首部類型寄存器位分配
19.6 BIST寄存器位分配
19.7 存儲器基地址寄存器位分配
19.8 IO基地址寄存器位分配
19.9 擴展ROM基地址寄存器位分配
19.10 PCI狀態(tài)寄存器
19.11 新能力指針寄存器
19.12 一個新能力列表人口的通用格式
19.13 AGP能力寄存器組的格式
19.14 VPD能力寄存器
20.1 擴展 RO M基地址寄存器位分配
20.2 首部類型0配置寄存器格式
20.3 一個設(shè)備ROM中包含的多代碼
20.4 代碼格式
20.5 初始化代碼人口的AL內(nèi)容
21.1 32位與64位連接器
21.2 卡存在18號
21.3 3.3V、SV和通用卡
21.4 ISA／EISA單元擴展槽
21.5 微通道單元擴展槽
21.6 推薦的 PCI元件百間順序
22.1 熱插拔硬件／軟件元素
23.1 OS、設(shè)備驅(qū)動程序、總線驅(qū)動程序、PCI寄存器和 ACPI的關(guān)系.
23.2 OS將一個PCI功能恢復(fù)到全功率的舉例
23.3 OS在PCI總線上將全部功能掉電然后總線掉電的舉例
23.4 OS準(zhǔn)備一項功能.在設(shè)備指定事件發(fā)生時將系統(tǒng)喚醒
23.5 PCI配置狀態(tài)寄存器
23.6 PCI配置首部寄存器
23.7 PCI電源管理能力寄存器組
23.8 系統(tǒng)結(jié)構(gòu)圖
23.9 總線電源管理狀態(tài)轉(zhuǎn)換
23.10 PCI功能電源管理狀態(tài)轉(zhuǎn)換
23.11 PCI功能的 PM寄存器
23.12 只讀電源管理能力（PMC）寄存器
23.13 電源管理控制／狀態(tài)（PMCSR）寄存器
23.14 PM寄存器
23.15 PCI.PCI橋支持?jǐn)U展（PMCSR＿BSE）寄存器
23.16 情況舉例——振鈴檢測生成 PME
23.17 PME ＃電路設(shè)計舉例
23.18 3.3Vaux存在檢測與源選擇邏輯
24.1 基本橋術(shù)語
24.2 系統(tǒng)舉例—
24.3 系統(tǒng)舉例
24.4 PCI.PCI橋的配置寄存器
24.5 首部類型寄存器
24.6 類代碼寄存器
24.7 命令寄存器
24.8 橋控制寄存器
24.9 第一接口狀態(tài)寄存器
24.10 第二狀態(tài)寄存器
24.11 底板與槽編號寄存器
24.12 IO基寄存器
24.13 IO限制寄存器
24.14 IO過濾行為舉例
24.15 問題： ISA橋與 PCI.PCI橋駐留在同一 PCI總線上
24.16 預(yù)提取存儲器基寄存器
24.17 預(yù)提取存儲器限制寄存器
24. 18 存儲器映射 IO基寄存器
24.19 存儲器映射IO限制寄存器
24.20 主席板
24.21 底板和槽編號寄存器
24.22 槽編號寄存器
24.23 底板舉例—
24.24 底板舉例二
24.25 底板舉例三
24.26 系統(tǒng)舉例
24.27 在一個系統(tǒng)中的V GA和GFX顯示適配器
24.28 在同一總線上的兩個適配器
24.29 在不同總線上的兩個適配器
24.30 起始與目的總線
24.31 延遲 IO或配置寫通過橋
24.32 報告寫錯誤處理
24.33 橋控制寄存器
24.34 從第H總線傳送 SERR＃到第一總線的策略
24.35 第二狀態(tài)寄存器
25.1 具有PCI.PCI橋的系統(tǒng)
25.2 生產(chǎn)者／消費者模型舉例
25.3 順序規(guī)則 5舉例
25.4 順序規(guī)則6舉例
25.5 順序規(guī)則 7舉例
26.1 BI OS存在調(diào)用后的AL內(nèi)容
27.1 可能的死鎖情況
27.2 建立鎖定
27.3 嘗試訪問一個被鎖定的目標(biāo)
27.4 系列的最后一個交易與鎖定的釋放
28.1 典型的CompactPCI底板
28.2 Compact PCI卡舉例
28.3 3U卡外形
28.4 6U卡外形
28.5 卡前面板舉例
28.6 3U底板
28.7 具有模塊電源連接器的 3 U底板
28.8 典型的6U底板
28.9 模塊電源連接器
28.10 槽2、3、4.5的共享時鐘分配
28.11 PCI信號的H極管端接
28.12 后面板 IO轉(zhuǎn)換卡
28.13 PMC卡側(cè)視圖
28.14 PMC卡連接器及其安裝在蘭卡上的視圖
表格索引
1 PC系統(tǒng)結(jié)構(gòu)圖書系列
1.1 PCI主要特點
l.2 本書所基于的文件
4.1 字節(jié)使能在數(shù)據(jù)通道和當(dāng)前尋址的雙字空間的映射.
4.2 在數(shù)據(jù)段字節(jié)使能的澤碼
4.3 PCI接口控制信號
4.4 Cache偵測結(jié)果信號
4.5 64位擴展
4.6 邊界掃描信號
4.7 PCI信號類型
5.1 總線狀態(tài)
6.1 訪問延遲器件
7.1 PCI命令類型
7.2 規(guī)范中定義的消息類型
7.3 讀命令的參考用法
10.1 存儲器突發(fā)地址順序
10.2 IO尋址舉例
1.11 資格要求
12.1 目標(biāo)起動的終止小結(jié)
14.1 硬連接到中斷引腳寄存器的值
14.2 X86 PC平臺的中斷線寄存器的值
14.3 PCI中斷路由表
14.4 PCI中斷路由表中槽入口的格式
14.5 ISA中斷向量
14.6 中斷優(yōu)先級方案
14.7 消息控制寄存器的格式與用法
16.1 66MHZ能力位設(shè)置組合
16.2 66MHZ時序參數(shù)
18.1 EISA PC IO空間用法
18.2 從C00h到 CFFFh IO范圍內(nèi)的 IO空間
19.1 定義的類代碼
19.2 類代碼外版本 l.0）
19.3 類代碼1：大容量存儲控制器
19.4 類代碼2：網(wǎng)絡(luò)控制器
19.5 類代碼3：顯示控制器
19.6 類代碼4：多媒體設(shè)備
19.7 類代碼5：存儲器控制器
19.8 類代碼 6：橋設(shè)備
19.9 類代碼7：簡單通信控制器
19.10 類代碼8：基系統(tǒng)周邊
19.11 類代碼 9：輸入設(shè)備
19.12 類代碼 A：安裝臺
19.13 類代碼B：處理器
19.14 類代碼C：串行總線控制器
19.15 類代碼D：無線控制器
19.16 類代碼E：智能IO控制器
19.17 類代碼 F：衛(wèi)星通信控制器
19.18 類代碼10H：加密／解密控制器
19.19 類代碼llH：數(shù)據(jù)采集和信號處理控制器
19.20 IDE編程接四字節(jié)譯碼的定義
19.2.1 命令寄存器位分配
19.2.2 狀態(tài)寄存器位分配
19.2.3 BIST寄存器位分配
19.2.4 當(dāng)前分配的能力ID
19.25 AGP狀態(tài)寄存器（偏移地址 CAP＿PTR十4)
19.26 AGP命令寄存器（偏移地址 CAP＿ PTR＋ 8）
19.27 VDP數(shù)據(jù)結(jié)構(gòu)的基本格式
19.28 識別字符串標(biāo)簽的格式
19.29 VPD- R描述器的格式
19.30 讀或讀／寫關(guān)鍵字人口的通用格式
19.31 只讀VPD關(guān)鍵字列表
19.3.2 擴展能力（CP）關(guān)鍵字格式
19.33 校驗和關(guān)鍵字格式
l9.34 VPD.W描述器的格式
19.35 讀／寫VPD關(guān)鍵字列表
19.36 VPD列表舉例
20.1 PCI擴展 ROM首部格式
20.2 在ROM首都中的PC兼容處理器／結(jié)構(gòu)數(shù)據(jù)區(qū)
20.3 PCI擴展ROM數(shù)據(jù)結(jié)構(gòu)格式
20.4 VPD解釋器格式
20.5 推薦單元
20.6 一定條件推薦單元
20.7 其他單元
20.8 VDP數(shù)據(jù)結(jié)構(gòu)舉例
21. 1 PCI插入卡弓腳
21.2 插卡電源要求指示卡存在信號
21.3 要求的電源電流源容量（每連接器）
22.1 主要熱插拔軟件元素介紹
22.2 主要熱插拔硬件元素
22.3 槽識別器
22.4 原始請求
22.5 槽電源要求
23.1 PC PM的主要軟件／硬件元素
23.2 當(dāng)前設(shè)計起始文件定義的系統(tǒng) P M狀態(tài)
23.3 當(dāng)前設(shè)備級 PM狀態(tài)的定義、
23.4 當(dāng)前的設(shè)備 PM狀態(tài)的簡述
23.5 省缺設(shè)備類型PM狀態(tài)
23.6 PCI總線PM狀態(tài)的基本描述
23.7 總線電源管理（ PM）狀態(tài)
23.8 引起橋的 P M狀態(tài)與第二總線 P M狀態(tài)的關(guān)系
23.9 DO電源管理策略
23.10 DI電源管理策略
23.11 D1電源管理策略
23.12 m熱電源管理策略
23.13 m冷電源管理策略
23.14 功能狀態(tài)轉(zhuǎn)換的描述
23.15 功能狀態(tài)轉(zhuǎn)換延遲
23.16 PMC寄存器位分配
23.17 PM控制／狀態(tài)寄存器（PMCSR）位分配
23.18 數(shù)據(jù)寄存器譯碼
23.19 PMCSRBSE寄存器位分配
23.20 3.3Vaux使能系統(tǒng)的 DC操作環(huán)境
24.1 橋必須檢測和處理的交易類型
24.2 命令寄存器位分配
24.3 橋控制寄存器位分配
24.4 槽編號寄存器組
24.5 IBM PC和 XT IO地址空間用法
24.6 IO地址舉例
24.7 PCI設(shè)備接受的地址范圍分配
24.8 槽編號寄存器組
24.9 槽編號寄存器位分配
24.10 橋的V GA控制位組的影響
24.11 在兩條總線上可能檢測到的配置交易
24.12 目標(biāo)編號至AD線映射（IDSEL使能）
24.13 具有PCI.PCI橋的插卡的中斷路由
24.14 必須通過橋的寫操作奇偶校驗錯
24.15 主設(shè)備失敗下的橋行為
24.16 橋控制寄存器丟棄定時器位
25.1 且生產(chǎn)者／消費者情況舉例的詳細(xì)描述
25.2 順序規(guī)則26.1 32位BIOS數(shù)據(jù)結(jié)構(gòu)
26.2 PCI BIOS功能請求代碼
28.1 Compact PCI與標(biāo)準(zhǔn)PCI
28.2 無源底板N素
28.3 基本連接器用法
28.4 Compact PCI連接器引腳編號與 IEC 1076引腳編號
28.5 連接器 JI／PI引腳
28.6 連接器 JZ／PZ 64位 PCI引腳（也用于 32位系統(tǒng)板）
28.7 連接器 JZ／PZ后面板 IO引腳（注： BP（ IO）一后面板 IO）
28.8 Comp.tPCI超集信號
28.9 每個插卡連接器要求的終端排電阻
28.10 插卡上使用信號要求的終端排電阻
28.11 電源規(guī)格
28.12 IEC 603.2模塊電源連接器
28.13 系統(tǒng)槽到周邊槽的時鐘分配（8槽底板）
28.14 目標(biāo)卡映射到上級 AD線
28.15 AD線到 IDSEL互連
28.16 REQ＃／GNT＃底板信號路由
28.17 PCI中斷線的底板路由
28.18 底板的地理圖形地址編碼
28.19 PMC P4連接器（用戶 IO）至u3U Compact PCI JZ（后面板 IO）
28.20 PMC P4連接器（用戶 IO）映射到 6U Compact PCI J3和 J4（后面板IO)
28.21 PMC P4連接器（用戶 IO）映射到6U Compact PCI J3（后面板 IO）