數(shù)字集成電路：電路、系統(tǒng)與設(shè)計

定　價：￥58.00

作　者：	（美）Jan M.Rabaey等著；周潤德等譯；周潤德譯
出版社：	電子工業(yè)出版社
叢編項：	國外電子與通信教材系列
標(biāo)　簽：	集成電路

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ISBN：	9787121003837	出版時間：	2004-10-01	包裝：	膠版紙
開本：	26cm	頁數(shù)：	553	字?jǐn)?shù)：

內(nèi)容簡介

　　本書特點●只關(guān)注深亞微米CMOS器件。開發(fā)了一個用于手工分析的稱為通用MOS模型的晶體管簡單模型并在全書中采用●設(shè)計舉例從實際出發(fā)強(qiáng)調(diào)數(shù)字集成電路的設(shè)計。突出了設(shè)計中的難點和設(shè)計指導(dǎo)。所有的例子和思考題都采用0．25微米CMOS工藝●"設(shè)計方法插入說明"分散地穿插在書中，強(qiáng)調(diào)了設(shè)計方法學(xué)和設(shè)計工具在今天設(shè)計過程中的重要性●每一章末的綜述探討了未來的技術(shù)發(fā)展趨勢自本書第一版于1996年出版以來，CMOS制造工藝?yán)^續(xù)以驚人的速度向前推進(jìn)，工藝特征尺寸越來越小。目前特征尺寸已達(dá)到了100納米的范圍，電路也變得更復(fù)雜，這對設(shè)計者的設(shè)計技術(shù)提出了新的挑戰(zhàn)。器件在進(jìn)入深亞微米范圍后有了很大的不同，這就提出了許多影響數(shù)字集成電路的成本、性能、功耗和可靠性的新問題。修訂后的第二版反映了進(jìn)入深亞微米范圍后所引起的數(shù)字集成電路領(lǐng)域正在發(fā)生的深刻變化和最新進(jìn)展，特別是深亞微米晶體管效應(yīng)、互連、信號完整性、高性能與低功耗設(shè)計、時序以及時鐘分布等起著越來越重要的作用。與第一版不同，第二版全面集中地介紹了CMOS集成電路。與第一版相比，第二版的突出特點是利用網(wǎng)站提供指導(dǎo)材料，從而能對這些材料隨時進(jìn)行擴(kuò)充。其中包括完整的MicrosonPowerPoint文件，它覆蓋了本書全部內(nèi)容、修訂、更正、設(shè)計課題以及詳盡的教師授課用的教輔資料。全書共12章，分為三個部分：基本單元、電路設(shè)計和系統(tǒng)設(shè)計。本書在對MOS器件和連線的特性做了簡要介紹之后，深入分析了數(shù)字設(shè)計的核心——反相器，并逐步將這些知識延伸到組合邏輯電路、時序邏輯電路、控制器、運(yùn)算電路以及存儲器這些復(fù)雜數(shù)字電路與系統(tǒng)的設(shè)計中。為了反映數(shù)字集成電路設(shè)計進(jìn)入深亞微米領(lǐng)域后正在發(fā)生的深刻變化，第二版增加了許多新的內(nèi)容，并以0.25微米CMOS工藝的實際電路為例，討論了深亞微米器件效應(yīng)、電路最優(yōu)化、互連線建模和優(yōu)化、信號完整性、時序分析、時鐘分配、高性能和低功耗設(shè)計、設(shè)計驗證、芯片測試和可測性設(shè)計等主題，著重探討了深亞微米數(shù)字集成電路設(shè)計面臨的挑戰(zhàn)和啟示。特別要說明的是，本書的所有習(xí)題現(xiàn)已放在網(wǎng)站上（書中已不含習(xí)題）。http：//bwrc.eecs.berkeley.edu/IcBook：一個動態(tài)的指南本書由美國加州大學(xué)伯克利分校JanM.Rabaey教授撰寫。本書可作為高等院校電子科學(xué)與技術(shù)（包括微電子與光電子）、電子與信息工程、計算機(jī)科學(xué)與技術(shù)、自動化等專業(yè)高年級本科生和研究生有關(guān)數(shù)字集成電路設(shè)計方面課程的教科書，也可作為從事這一領(lǐng)域的工程技術(shù)人員的參考書。

作者簡介

暫缺《數(shù)字集成電路：電路、系統(tǒng)與設(shè)計》作者簡介

圖書目錄

第一部分基本單元
第1章引論
1.1歷史回顧
1.2數(shù)字集成電路設(shè)計中的問題
1.3數(shù)字設(shè)計的質(zhì)量評價
1.4小結(jié)
1.5進(jìn)一步探討
第2章制造工藝
2.1引言
2.2CMOS集成電路的制造
2.3設(shè)計規(guī)則——設(shè)計者和工藝工程師之間的橋梁
2.4集成電路封裝
2.5綜述：工藝技術(shù)的發(fā)展趨勢
2.6小結(jié)
2.7進(jìn)一步探討
設(shè)計方法插入說明AIC版圖
第3章器件
3.1引言
3.2二極管
3.3MOS FET 晶體管
3.4關(guān)于工藝偏差
3.5綜述：工藝尺寸縮小
3.6小結(jié)
3.7進(jìn)一步探討
設(shè)計方法插入說明B——電路模擬
第4章導(dǎo)線
4.1引言
4.2簡介
4.3互連參數(shù)——電容. 電阻和電感
4.4導(dǎo)線模型
4.5導(dǎo)線的SPICE模型
4.6小結(jié)
4.7進(jìn)一步探討
第二部分電路設(shè)計
第5章CMOS反相器
5.1引言
5.2靜態(tài)CMOS反相器——直觀綜述
5.3CMOS反相器穩(wěn)定性的評估——靜態(tài)特性
5.4CMOS反相器的性能——動態(tài)特性
5.5功耗. 能量和能量延時
5.6綜述：工藝尺寸縮小及其對反相器衡量指標(biāo)的影響
5.7小結(jié)
5.8進(jìn)一步探討
第6章CMOS組合邏輯門的設(shè)計
6.1引言
6.2靜態(tài)CMOS設(shè)計
6.3動態(tài)CMOS設(shè)計
6.4設(shè)計綜述
6.5小結(jié)
6.6進(jìn)一步探討
設(shè)計方法插入說明C——如何模擬復(fù)雜的邏輯電路
設(shè)計方法插入說明D——復(fù)合門的版圖技術(shù)
第7章時序邏輯電路設(shè)計
7.1引言
7.2靜態(tài)鎖存器和寄存器
7.3動態(tài)鎖存器和寄存器
7.4其他寄存器類型
7.5流水線：優(yōu)化時序電路的一種方法
7.6非雙穩(wěn)時序電路
7.7綜述：時鐘策略的選擇
7.8小結(jié)
7.9進(jìn)一步探討
第三部分系統(tǒng)設(shè)計
第8章數(shù)字tC的實現(xiàn)策略
8.1引言
8.2從定制到半定制以及結(jié)構(gòu)化陣列的設(shè)計方法
8.3定制電路設(shè)計
8.4以單元為基礎(chǔ)的設(shè)計方法
8.5以陣列為基礎(chǔ)的實現(xiàn)方法
8.6綜述：未來的實現(xiàn)平臺
8.7小結(jié)
8.8進(jìn)一步探討
設(shè)計方法插入說明E——邏輯單元和時序單元的特性描述
設(shè)計方法插入說明F——設(shè)計綜合
第9章互連問題
9.1引言
9.2電容寄生效應(yīng)
9.3電阻寄生效應(yīng)
9.4電感寄生效應(yīng)
9.5高級互連技術(shù)
9.6綜述：片上網(wǎng)絡(luò)
9.7小結(jié)
9.8進(jìn)一步探討
第10章數(shù)字電路中的時序問題
10.1引言
10.2數(shù)字系統(tǒng)的時序分類
10.3同步設(shè)計—一個深人的考察
10.4自定時電路設(shè)計
10.5同步器和判斷器
10.6采用鎖相環(huán)進(jìn)行時鐘綜合和同步
10.7綜述：未來方向和展望
10.8小結(jié)
10.9進(jìn)一步探討
設(shè)計方法插入說明G——設(shè)計驗證
第11章設(shè)計運(yùn)算功能塊
11.1引言
11.2數(shù)字處理器結(jié)構(gòu)中的數(shù)據(jù)通路
11.3加法器
11.4乘法器
11.5移位器
11.6其他運(yùn)算器
11.7數(shù)據(jù)通路結(jié)構(gòu)中對功耗和速度的綜合考慮
11.8綜述：設(shè)計中的綜合考慮
11.9小結(jié)
11.10進(jìn)一步探討
第12章存儲器和陣列結(jié)構(gòu)設(shè)計
12.1引言
12.2存儲器內(nèi)核
12.3存儲器外圍電路
12.4存儲器的可靠性及成品率
12.5存儲器中的功耗
12.6存儲器設(shè)計的實例研究
12.7綜述：半導(dǎo)體存儲器的發(fā)展趨勢與進(jìn)展
12.8小結(jié)
12.9進(jìn)一步探討
設(shè)計方法插入說明H——制造電路的驗證和測試
思考題答案