數(shù)字設計

定　價：￥39.00

作　者：	（美）M.Morris Mano著；徐志軍，尹廷輝等譯；徐志軍譯
出版社：	電子工業(yè)出版社
叢編項：	國外電子與通信教材系列
標　簽：	暫缺

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ISBN：	9787505397149	出版時間：	2004-04-01	包裝：	簡裝本
開本：	26cm	頁數(shù)：	408	字數(shù)：

內(nèi)容簡介

　　本書是一本系統(tǒng)介紹數(shù)字電路設計的專著。全書共分12章，內(nèi)容涉及數(shù)字邏輯的基本理論，數(shù)字邏輯電路設計的基本原理與方法，存儲器與可編程邏輯器件，數(shù)字集成電路及其相關實驗，Verilog HDL硬件描述語言與數(shù)字系統(tǒng)設計技術等。本書結構嚴謹，選材新穎，深入淺出，內(nèi)容緊密聯(lián)系實際，可作為電子工程、通信工程和計算機科學與技術等相關專業(yè)的教材，也是電子設計工程師的一本優(yōu)秀參考書。本書是經(jīng)典數(shù)字設計教材的最新修訂版。本書條理清楚，深入淺出地介紹了數(shù)字電路設計的基本方法。本版新增內(nèi)容● Verilog硬件描述語言（HDL）的內(nèi)容分布在9個章節(jié)中。根據(jù)需要，可以選擇是否學習該內(nèi)容。書中向數(shù)字電路的初學者簡單地介紹了Verilog HDL的基礎知識● 對組合電路的內(nèi)容進行了重組，占用了一章的篇幅● 時序電路的重點內(nèi)容是用D觸發(fā)器取代JK觸發(fā)器和SR觸發(fā)器進行電路設計● 存儲器和可編程邏輯器件的內(nèi)容合并為一章● 第8章介紹全新內(nèi)容，主要包括寄存器傳輸級的數(shù)字設計，為讀者學習更高級的設計項目和深入學習Verilog HDL打下基礎● 第11章介紹了實驗室中的HDL實驗，讀者在實驗室中可以借助于硬件組件或HDL模擬來檢驗電路設計的正確性● 本書配套的Verilog模擬器軟件：SynaptiCAD的VeriLogger Pro評估版本，提供一個綜合了傳統(tǒng)Verilog模擬器所有特征的仿真環(huán)境，它具有強大的圖形測試矢量產(chǎn)生器。VeriLogger的快速模型測試使讀者可以對設計中的每個模型進行"自底向上"的測試。本書中所有的HDL示例都可以從電子工業(yè)出版社教育資源網(wǎng)（http：//edu.phei.com.cn/）中下載● 網(wǎng)上有一些為教師和學生提供的資源，如本書所有插圖的說明，全部HDL代碼示例，Verilog指南，VeriLogger Pro軟件使用指南等。從http：//www.prenhall.com/mano/上可以查詢到這些信息

作者簡介

暫缺《數(shù)字設計》作者簡介

圖書目錄

第1章  二進制
  1.1  數(shù)字系統(tǒng)
  1.2  二進制數(shù)
  1.3  數(shù)制的轉換
  1.4  八進制和十六進制數(shù)
  1.5  補碼
  1.6  帶符號位的二進制數(shù)
  1.7  二進擊：J碼
  1.8  二進制數(shù)存儲與寄存器
  1.9  二進制邏輯
  1.10  習題
  1.11  參考文獻
第2章  布爾代數(shù)和邏輯門
  2.1  基本定義
  2.2  布爾代數(shù)的公理化定義
  2.3  布爾代數(shù)的基本定理和性質(zhì)
  2.4  布爾函數(shù)
  2.5  規(guī)范和標準式
  2.6  其他邏輯運算
  2.7  數(shù)字邏輯門
  2.8  集成電路
  2.9  習題
  2.10  參考文獻
第3章  門電路的化簡
  3.10  習題
  3.11  參考文獻
第4章  組合邏輯
  4.1  組合電路
  4.2  分析步驟
  4.3  設計步驟
  4.4  二進制加-減器
  4.5  十進制加法器
  4.6  二進制乘法器
  4.7  數(shù)值比較器
  4.8  譯碼器
  4.9  編碼器
  4.10  多路轉換器
  4.11  組合電路的硬件描述語言
  4.12  習題
  4.13  參考文獻
第5章  同步時序邏輯
  5.1  時序電路
  5.2  鎖存器
  5.3  觸發(fā)器
  5.4  同步時序電路分析
  5.5  用HDL描述時序電路
  5.6  狀態(tài)化簡和分配
  5.7  設計過程
  5.8  習題
  5.9  參考文獻
第6章  寄存器和計數(shù)器
  6.1  寄存器
  6.2  移位寄存器
  6.3  環(huán)形計數(shù)器
  6.4  同步計數(shù)器
  6.5  其他計數(shù)器
  6.6  用HDL描述寄存器和計數(shù)器
  6.7  習題
  6.8  參考文獻
第7章  存儲器和可編程邏輯器件
  7.1  概述
  7.2  隨機存取存儲器
  7.3  存儲器譯碼
  7.4  檢糾錯
  7.5  只讀存儲器
  7.6  可編程邏輯陣列
  7.7  可編程陣列邏輯
  7.8  時序可編程器件
  7.9  習題
  7.10  參考文獻
第8章  寄存器傳輸級
  8.1  寄存器傳輸級定義
  8.2 HDL的寄存器傳輸級描述
  8.3  算法狀態(tài)機
  8.4  設計示例
  8.5  設計示例的HDL描述
  8.6  二進制乘法器
  8.7  控制邏輯
  8.8  二進制乘法器的HDL描述
  8.9  乘法器設計
  8.10  習題
  8.11  參考文獻
第9章  異步時序邏輯
  9.1  概述
  9.2  分析步驟
  9.3  由鎖存器構成的電路
  9.4  設計步驟
  9.5  狀態(tài)表和流程表的簡化
  9.6  無競爭的狀態(tài)分配
  9.7  冒險
  9.8  設計示例
  9.9  習題
  9.10  參考文獻
第10章  數(shù)字集成電路
  10.1  引言
  10.2  專用特征
  10.3  雙極型晶體管特性
  10.4  RTL和DTL電路
  10.5  晶體管—晶體管邏輯
  10.6  發(fā)射極耦合邏輯
  10.7  金屬氧化物半導體
  10.8  互補型MOS
  10.9  CMOS傳輸門電路
  10.10  HDL的開關級建模
  10.11  習題
  10.12  參考文獻
第11章  實驗
  11.1  實驗介紹
  11.2  二進制和十進制
  11.3  數(shù)字邏輯門
  11.4  布爾函數(shù)的化簡
  11.5  組合電路
  11.6  代碼轉換
  11.7  使用多路選擇器進行設計
  11.8  加法器和減法器
  11.9  觸發(fā)器
  11.10  時序電路
  11.11  計數(shù)器
  11.12  移位寄存器
  11.13  串行加法
  11.14  存儲器單元
  11.15  燈式手球
  11.16  時鐘脈沖發(fā)生器
  11.17  并行加法器和累加器
  11.18  二進制乘法器
  11.19  異步序列電路
  11.20  Verilog HDL模擬實驗
第12章  標準圖形符號
  12.1  矩形符號
  12.2  限定符號
  12.3  相關符號
  12.4  組合部件的符號
  12.5  觸發(fā)器的符號
  12.6  寄存器的符號
  12.7  計數(shù)器的符號
  12.8  RAM的符號
  12.9  習題
  12.10  參考文獻
部分習題解答