數(shù)字電子技術基礎

第一章 邏輯代數(shù)基礎
內(nèi)容提要
1.1 數(shù)字電路及其特點
1.2數(shù)制與碼制
1.2.1 數(shù)制
1.2.2 碼制
1.3 邏輯代數(shù)及其基本運算
1.3.1 邏輯變量和邏輯函數(shù).
1.3.2 邏輯代數(shù)中的三種基本關系和運算
1.3.3 復合邏輯函數(shù)
1.4 邏輯函數(shù)的表示方法及其相互轉(zhuǎn)換
1.4.1 邏輯函數(shù)的表示方法
1.4.2 邏輯函數(shù)不同表示方法的相互轉(zhuǎn)換
1.5 邏輯代數(shù)的基本公式和運算規(guī)則
1.5.1 基本公式
1.5.2 運算規(guī)則
1.6 邏輯函數(shù)的化簡
1.6.1 邏輯函數(shù)化簡的意義和最簡的概念
1.6.2 邏輯函數(shù)的公式化簡法
1.6.3 邏輯函數(shù)的卡諾圖化簡法
本章小結
自測題
習題
第二章 門電路
內(nèi)容提要
2.1 概述
2.2 半導體器件的開關特性
2.2.1 半導體二極管的開關特性
2.2.2 半導體三極管的開關特性
2.2.3 MOS管的開關特性
2.3 分立元件門電路
2.3.1 二極管與門
2.3.2 二極管或門
2.3.3 三極管反相器
2.3.4 正邏輯和負邏輯
2.4 CMOS門電路
2.4.1 CMOS反相器
2.4.2 CMOS其它類型門電路
2.4.3 CMOS電路的幾個系列
2.4.4 CMOS門電路使用的注意事項
2.5 TTL門電路
2.5.1 TTL與非門
2.5.2 TTL其它類型門電路
2.5.3 TTL電路的幾個系列
2.6 CMOS與TTL門電路的比較
2.6.1 性能比較
2.6.2 使用方法比較
2.6.3 CMOS與TTL電路的相互連接
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自測題
習題
第三章 組合邏輯電路
內(nèi)容提要
3.1 組合邏輯電路概述
3.1.1 組合電路的特點
3.1.2 由門電路構成的組合邏輯電路的一般分析方法
3.1.3 由門電路構成的組合邏輯電路的一般設計方法
3.2 常用中規(guī)模集成組合邏輯電路
3.2.1 加法器
3.2.2 編碼器
3.2.3 譯碼器
3.2.4 數(shù)值比較器
3.2.5 數(shù)據(jù)選擇器
3.3 利用集成組合邏輯電路設計一般組合邏輯電路
3.3.1 利用譯碼器設計一般組合邏輯電路
3.3.2 利用數(shù)據(jù)選擇器設計一般組合邏輯電路
3.4 組合邏輯電路中的競爭冒險現(xiàn)象
3.4.1 競爭冒險現(xiàn)象及其產(chǎn)生原因
3.4.2 競爭冒險現(xiàn)象的消除方法
本章小結
自測題
習題
第四章 觸發(fā)器
內(nèi)容提要
4.1 觸發(fā)器概述
4.1.1 觸發(fā)器的一般特點
4.1.2 觸發(fā)器的幾種常見結構和功能分類
4.1.3 觸發(fā)器邏輯功能的描述方法
4.2 觸發(fā)器的幾種常見結構
4.2.1 基本R—S觸發(fā)器
4.2.2 同步R—S觸發(fā)器和D鎖存器
4.2.3 主從型觸發(fā)器
4.2.4 邊沿觸發(fā)器
4.3 時鐘控制觸發(fā)器邏輯功能的分類
4.3.1 T觸發(fā)器和T’觸發(fā)器
4.3.2 五種時鐘控制觸發(fā)器的比較
4.3.3 集成觸發(fā)器
4.3.4 具有不同邏輯功能觸發(fā)器的相互轉(zhuǎn)換
4.3.5 觸發(fā)器的驅(qū)動方程和狀態(tài)方程
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自測題
習題
第五章 時序邏輯電路
內(nèi)容提要
5.1 時序邏輯電路概述
5.1.1 時序電路的特點
5.1.2 時序電路邏輯功能的描述方法
5.1.3 常用時序電路
5.2 計數(shù)器
5.2.1 計數(shù)器的分類
5.2.2 計數(shù)器的一般分析方法
5.2.3 二進制計數(shù)器
5.2.4 十進制計數(shù)器
5.2.5 利用反饋法實現(xiàn)N進制計數(shù)器
5.3 寄存器
5.3.1 數(shù)碼寄存器
5.3.2 移位寄存器
5.3.3 移位寄存器型計數(shù)器
5.4 順序脈沖發(fā)生器
5.5 時序邏輯電路的設計
5.5.1 設計方法及步驟
5.5.2 設計舉例
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自測題
習題
第六章 大規(guī)模集成電路
內(nèi)容提要
6.1 半導體存儲器概述
6.2 只讀存儲器(ROM)
6.2.1 固定ROM
6.2.2 可編程RoM
6.2.3 可改寫ROM6.2.4 利用ROM實現(xiàn)組合邏輯函數(shù)
6.3 隨機存取存儲器(RAM)
6.3.1 基本結構與工作原理
6.3.2 存儲單元
6.4 存儲器的擴展
6.4.1 位擴展
6.4.2 字擴展
6.5 可編程邏輯器件概述
6.6 低密度的可編程邏輯器件(LDPLD)
6.6.1 可編程邏輯陣列(PLA)
6.6.2 可編程陣列邏輯(PAL)
6.6.3 通用陣列邏輯(GAL)
6.7 高密度的可編程邏輯器件(HDPLD)
6.7.1 可擦除/可編程邏輯器件(EPLD)
6.7.2 現(xiàn)場可編程門陣列(FPGA)
6.7.3 在系統(tǒng)可編程邏輯器件(ISP)
6.7.4 ispLSI1016
本章小結
自測題
習題
第七章 脈沖的產(chǎn)生與整形電路
7.1 概述
7.1.1 施密特觸發(fā)器
7.1.2 單穩(wěn)態(tài)觸發(fā)器
7.1.3 多諧振蕩器
7.2 555定時器及其組成的脈沖產(chǎn)生與整形電路
7.2.1 555定時器
7.2.2 由555定時器組成的施密持觸發(fā)器
7.2.3 由555定時器組成的單穩(wěn)態(tài)觸發(fā)器
7.2.4 由555定時器組成的多諧振蕩器
7.3 集成施密特觸發(fā)器
7.3.1 集成施密特觸發(fā)器簡介
7.3.2 施密特觸發(fā)器應用舉例
7.4 集成單穩(wěn)態(tài)觸發(fā)器
7.4.1 單穩(wěn)態(tài)觸發(fā)器簡介
7.4.2 單穩(wěn)態(tài)觸發(fā)器應用舉例
7.5 由門電路組成的多諧振蕩器
7.5.1 非對稱式多諧振蕩器
7.5.2 環(huán)形多諧振蕩器
7.5.3 石英晶體多諧振蕩器
本章小結
自測題
習題
第八章 數(shù)—模轉(zhuǎn)換(D/A)和?！獢?shù)轉(zhuǎn)換(A/D)電路
8.1 慨述
8.2 D／A轉(zhuǎn)換器
8.2.1 權電阻網(wǎng)絡型D/A轉(zhuǎn)換器
8.2.2 倒T形電阻網(wǎng)絡D/A轉(zhuǎn)換器
8.2.3 D／A轉(zhuǎn)換器的主要技術指標
8.3 A／D轉(zhuǎn)換器
8.3.1 A／D轉(zhuǎn)換的一般步驟
8.3.2 取樣保持電路
8.3.3 逐次漸近型A／D轉(zhuǎn)換器
8.3.4 雙積分型A／D轉(zhuǎn)換器
8.3.5 A／D轉(zhuǎn)換器的主要技術指標
本章小結
自測題
習題
第九章 數(shù)字電路應用舉例
9.1 串行數(shù)值比較器
9.2 波形發(fā)生和變換電路
9.2.1 可編程序列脈沖發(fā)生器
9.2.2 由移位寄存器組成的順序脈沖發(fā)生器