計算機硬件技術基礎

第一章 微型計算機系統(tǒng)概論
1.1 微型計算機發(fā)展
1.2 微型計算機硬件結構
1.3 計算機數的表示
1.3.1 字符二進制編碼
1.3.2 數值的表示
1.4 寄存器
1.4.1 通用寄存器
1.4.2 指令指針寄存器EIP
1.4.3 標志寄存器
1.4.4 段寄存器
1.4.5 堆棧
1.5 運算器
1.6 控制器
1.6.1 基本功能
1.6.2 控制器的組成
1.7 存儲器
1.7.1 存儲器性能指標
1.7.2 半導體存儲器
1.7.3 磁記錄存儲器
1.7.4 光盤存儲器
1.8 I/O設備
1.8.1 輸入設備
1.8.2 輸出設備
1.9 微型機主要性能指標
習題
第二章 Pentium系統(tǒng)原理
2.1 RISC
2.2 寄存器
2.2.1 通用寄存器
2.2.2 段寄存器
2.2.3 堆棧的實現
2.2.4 標志寄存器
2.2.5 指令指針寄存器
2.2.6 存儲管理寄存器
2.2.7 控制寄存器
2.3 CPU
2.3.1 整數流水線
2.3.2 浮點流水線
2.3.3 Cache
2.3.4 新型體系結構
2.4 尋址方式
2.4.1 立即操作數尋址
2.4.2 寄存器操作數尋址
2.4.3 存儲器操作數尋址
2.5 數據類型
2.6 流水線指令流及分支預測
2.6.1 流水線操作
2.6.2 指令預取
2.6.3 指令配對規(guī)則
習題
第三章 存儲管理
3.1 綜述
3.1.1 存儲器系統(tǒng)
3.1.2 存儲器結構
3.2 分段存儲管理
3.2.1 平臺管理方式
3.2.2 保護方式下的平臺方式
3.2.3 多段存儲管理方式
3.3 段的轉換
3.3.1 段寄存器
3.3.2 段選擇符
3.3.3 段描述符
3.3.4 段描述符表
3.3.5 描述符表基址寄存器
3.4 分頁存儲管理
3.5 頁轉換
3.5.1 允許分頁位
3.5.2 線性地址
3.5.3 頁表
3.5.4 頁表項
3.5.5 轉換旁視緩沖存儲器ThB
3.6 頁級保護
3.7 保護方式下的多任務處理
習題
第四章 高速緩沖存儲器Cache
4.1 Cache存儲器
4.1.1 什么是Cache
4.1.2 Pentium片內Cache
4.2 Cache配置方案
4.2.1 Cache大小規(guī)模和性能
4.2.2 練合方式和性能
4.2.3 實際Cache
4.3 Cache結構
4.3.1 片內指令Cache和數據Cache
4.4 Cache操作方式
4.4.1 數據Cache
4.4.2 數據Cache更新方案
4.4.3 指令Cache
4.4.4 Cache讀寫操作
4.4.5 數據Cache路徑
4.4.6 Cache替換算法與規(guī)則
4.4.7 Cache寫貫穿
4.4.8 Cache寫回
4.4.9 Cache刷新
4.5 監(jiān)視
4.5.1 監(jiān)視的任務
4.5.2 監(jiān)視方法
4.5.3 監(jiān)視方式選擇
4.5.4 監(jiān)視操作
4.5.5 監(jiān)視攔阻
4.5 監(jiān)視寫回周期
4.6 一致性協議
4.6.1 MESI Cache一致性協議模型
4.6.2 指令Cache一致性協議
4.6.3 基本MESI狀態(tài)轉換
習題
第五章 浮點部件
5.1 綜述
5.2 浮點部件體系結構
5.2.1 數值寄存器
5.2.2 狀態(tài)字寄存器
5.2.3 控制字寄存器
5.2.4 標記字寄存器
5.2.5 最后的指令操作碼字段
5.2.6 數值指令和數據指針
5.3 浮點流水線操作
5.3.1 浮點指令的流動
5.3.2 安全指令的識別
5.3.3 旁路BYPASSES
5.4 計算基礎
5.4 數字系統(tǒng)
5.4.2 數據類型和格式
5.4.3 舍入控制
5.4.4 精度控制
5.5 浮點指令
5.5.1 源和目標操作數
5.5.2 數據傳送類指令
5.5.3 非超越函數類指令
5.5.4 比較類指令
5.5.5 超越函數類指令
5.5.6 常數指令
5.5.7 控制指令
5.6 浮點部件指令
習題
第六章 總線
6.1 總線的概念
6.1.1 概念
6.1.2 總線標準的四個特性
6.1.3 總線分類
6.1.4 總線操作
6.1.5 總線配置結構
6.2 數據傳送機制
6.2.1 實際存儲器和l/O接口
6.2.2 數據傳送機制
6.2.3 與8位、16位、32位以及64位存儲器的接口
6.3 總線周期
6.3.1 單傳送周期
6.3.2 成組周期
6.3.3 中斷確認周期
6.3.4 專用總線周期
6.4 總線狀態(tài)
6.4.1 總線狀態(tài)
6.4.2 總線狀態(tài)轉換
6.5 EISA總線
6.5.1 EISA技術術語
6.5.2 EISA系統(tǒng)
6.5.3 高性能特征
6.5.4 EISA適配器
6.5.5 EISA總線插槽
6.6 VESA總線
6.6.1 高速圖形適配器
6.6.2 總線頻率和數據傳送速率
6.6.3 DMA和中斷
6.6.4 VESA適配器
6.6.5 VESA總線插槽
6.7 PCI總線
6.7.1 PCI局部總線的特征
6.7.2 即插即用（Plug and Play）
6.7.3 PCI接插件
6.7.4 PCI性能
6.7.5 PCI前景
6.7.6 PCI總線操作
6.7.7 總線命令
6.7.8 DMA和中斷
6.7.9 PCI適配器
6.7.10 PCI總線信號
習題
第七章 中斷
7.1 中斷的概念
7.1.1 概述
7.1.2 中斷系統(tǒng)
7.2 異常與中斷
7.2.1 中斷源分類
7.2.2 中斷控制器
7.2.3 異常和中斷向量
7.2.4 指令的重新啟動
7.3 允許及禁止中斷
7.3.1 不可屏蔽中斷對未來的不可屏蔽中斷的屏蔽
7.3.2 IF屏蔽INTR
7.3.3 RF對調試故障的屏蔽
7.3.4 MOV和POP指令對堆棧段中某些異常和中斷的屏蔽
7.4 中斷描述符表
7.4.1 異常和中斷同時存在時的優(yōu)先級
7.4.2 中斷描述符表IDT
7.4.3 中斷描述符表內描述符
7.5 中斷任務和中斷過程
7.5.1 中斷過程
7.5.2 中斷任務
7.6 錯誤代碼
7.7 異常條件
7.7.1 中斷——除法錯
7.7.2 中斷1——調試異常
7.7.3 中斷3——斷點
7.7.4 中斷4——溢出
7.7.5 中斷5——邊界檢查
7.7.6 中斷6——無效操作碼
7.7.7 中斷7——設備不可用
7.7.8 中斷8——雙故障
7.7.9 中斷9（由Intel保留，末使用）
7.7.10 中斷10——無效任務狀態(tài)段
7.7.11 中斷11——段不存在
7.7.12 中斷12——堆棧異常
7.7.13 中斷13——般保護
7.7.14 中斷14——頁故障
7.7.15 中斷16——浮點錯
7.7.16 中斷17——對準檢查
7.8 異常和錯誤小結
習題
第八章 人機接口
8.1 顯示接口
8.1.1 CRT顯示系統(tǒng)
8.1.2 LCD顯示及其接口
8.1.3 LED顯示器及其接口
8.2 輸入接口
8.2.1 鍵盤接口
8.2.2 鼠標接口
8.2.3 并行打印機接口
8.2.4 串行通信接口
8.2.5 其他多媒體輸入接口
8.3 存儲器接口
8.3.1 軟盤接口
8.3.2 硬磁盤機及其接口
8.3.3 光盤接口
8.4 外圍接口芯片
8.4.1 可編程并行接口芯片8255A
8.4.2 可編程定時／計數芯片8253
8.4.3 可編程串行通信接口芯片8250
8.4.4 中斷控制器8259A
8.4.5 DMA控制器8237
8.4.6 多功能接口芯片82380
習題
第九章 模／數及數／模轉換
9.1 概述
9.2 D／ A轉換。
9.2.1 D／A轉換器的基本原理
9.2.2 權電阻解碼網絡D／A轉換器
9.2.3 T型電阻解碼網絡D／A轉換器
9.3 D／A轉換器的主要技術指標
9.3.1 分辨率
9.3.2 線性度
9.3.3 轉換精度
9.3.4 建立時間
9.3.5 溫度系數
9.3.6 電源抑制比
9.3.7 輸出電子
9.3.8 輸入代碼
9.3.9 輸入數字電平
9.3.10 工作溫度范圍
9.4 A／D轉換器
9.4.1 采樣保持器
9.4.2 A／D轉換器的基本原理
9.5 A／D轉換器的主要技術指標
9.5.1 分辨率
9.5.2 量化誤差
9.5.3 偏移誤差
9.5.4 滿刻度誤差
9.5.5 絕對精度
9.5.6 相對精度
9.5.7 轉換速率
9.6 D／A芯片介紹
9.7 A／D芯片介紹
習題
第十章 匯編語言程序設計
10.1 匯編語言基礎
10.1.1 匯編語言概述
10.1.2 指令格式
10.1.3 語句格式
10.2 匯編語言程序結構
10.2.1 源程序結構
10.2.2 偽操作語句
10.2.3 宏操作
10.2.4 過程
10.2.5 宏操作和過程的比較
10.3 匯編程序設計
10.3.1 順序結構程序設計
10.3.2 分支程序設計
10.3.3 循環(huán)程序設計
10.3.4 子程序
10.3.5 中斷
10.3.6 發(fā)聲程序
10.4  與高級語言接口
10.4.1  與BASIC的接口
10.4.2  與C語言的接口
10.4.3  與RORTRAN接口
10.4.4  與PASCAL的接口
習題