第1章 可編程邏輯器件的基本原理
第1章 可編程邏輯器件和EDA技術發(fā)展概況
1. 1. 1 可編程邏輯器件的發(fā)展概況
1. 1. 2 EDA技術發(fā)展概況
1. 2 可編程邏輯器件的分類
1. 2. 1 按集成密度分類
1. 2. 2 按編程方式分類
1. 2. 3 按結構特點分類
1. 3 陣列型可編程邏輯器件
1. 3. 1 簡單PLD的基本結構
1. 3. 2 EPLD和CPLD的基本結構
1. 4 現(xiàn)場可編程門陣列(FPGA)
1. 4. 1 FPGA的分類
1. 4. 2 FPGA的基本結構
第2章 可編程邏輯器件的設計
2. l 可編程邏輯器件的設計流程
2. 1. 1 設計準備
2. 1. 2 設計輸入
2. 1. 3 設計處理
2. 1. 4 設計校驗
2. 1. 5 器件編程
2. 2 在系統(tǒng)可編程技術
2. 2. 1 在系統(tǒng)編程的基本原理
2. 2. 2 在系統(tǒng)編程方法
2. 2. 3 在系統(tǒng)編程技術的優(yōu)越性
2. 3 邊界掃描技術
第3章 Altera可編程邏輯器件
3. 1 綜述
3. 1. 1 Altera 可編程邏輯器件
3. 1. 2 Altera器件系列
3. 2 MAX 7000系列器件
3. 2. 1 MAX 7000器件性能特點
3. 2. 2 MAX 7000S/E器件結構
3. 2. 3 MAX 7000器件特性設定
3. 2. 4 MAX 7000器件編程測試
3. 2. 5 MAX 7000S/E器件定時模型
3. 3 FLEX 10K系列器件
3. 3. 1 FLEX 10K器件性能特點
3. 3. 2 FLEX l0K器件結構
3. 3. 3 FLEX 10K器件特性設定
3. 3. 4 FLEX l0K器件配置與測試
3. 3. 5 FLEX 10K器件定時模型
3. 4 APEX 20K系列器件
3. 4. 1 APEX 20K器件性能特點
3. 4. 2 APEX 20K器件結構
3. 4. 3 APEX 20K系列器件的嵌入式系統(tǒng)塊
3. 4. 4 APEX 20K器件I／O結構
3. 4. 5 APEX 20K器件的配置與測試
3. 4. 6 APEX 20K器件定時模型
第4章 Altera可編程邏輯器件開發(fā)軟件
4. 1 綜述
4. 2 MAX十PLUS II基本操作
4. 2. 1 設計環(huán)境與設計方法
4. 2. 2 設計輸入
4. 2. 3 設計項目的處理
4. 2. 4 設計項目的驗證
4. 2. 5 器件編程
4. 3 進一步掌握MAX十PLUS II
4. 3. 1 使用MAX十PLUS II符號庫
4. 3. 2 創(chuàng)建用戶符號庫
4. 3. 3 使用波形編輯器設計項目
4. 3. 4 編譯控制
4. 3. 5 器件編程與配置
4. 4 AHDL硬件描述語言
4. 4. 1 AHDL簡介
4. 4. 2 使用AHDL
4. 5 應用示例
4. 5. 1 簡易頻率計
4. 5. 2 八音電子琴
4. 5. 3 簡易樂曲自動演奏器
第5章 MACH系列CPLD結構與原理
5. 1 Vantis公司及其PLD產品簡介
5. 2 MACH器件產品系列
5. 3 MACH器件的特點
5. 4 MACH 1. 2系列器件的結構與配置
5. 4. 1 MACH 1. 2系列器件的內部結構
5. 4. 2 MACH 1. 2系列器件的功能配置
5. 5 MACH 4系列器件的結構與配置
5. 5. 1 MACH 4系列器件的內部結構
5. 5. 2 MACH 4系列器件的功能配置
5. 6 MACH 5系列器件的結構與配置
5. 6. 1 MACH 5系列器件的內部結構
5. 6. 2 MACH 5系列器件的功能配置
第6章 使用DesignDirect軟件開發(fā)MACH器件
6. 1 DesignDirect軟件簡介
6. 1. 1 概述
6. 1. 2 安裝
6. 1. 3 設計流程
6. 2 項目管理
6. 2. 1 使用項目管理器
6. 2. 2 使用層次化導引器
6. 3 ABEL—HDL設計與輸入
6. 3. 1 ABEL—HDL描述的基本結構
6. 3. 2 ABEL—HDL的語法要點
6. 3. 3 常用的ABEL—HDL語句
6. 3. 4 常用的邏輯描述方法與實例
6. 3. 5 測試向量的編寫要點
6. 3. 6 文本形式的設計輸入
6. 4 原理圖輸入與EDIF網表導入
6. 4. 1 原理圖的構成要素
6. 4. 2 使用原理圖編輯器
6. 4. 3 導入EDIF網表
6. 4. 4 使用符號編輯器
6. 4. 5 使用庫管理器
6. 5 編譯
6. 5. 1 編譯處理的流程
6. 5. 2 與編譯處理有關的選項
6. 5. 3 編譯源文件
6. 6 方程式仿真
6. 6. 1 方程式仿真的流程
6. 6. 2 進行方程式仿真
6. 6. 3 波形瀏覽器
6. 7 設計適配與優(yōu)化
6. 7. 1 執(zhí)行適配
6. 7. 2 查看和使用適配的結果
6. 7. 3 設計優(yōu)化方法
6. 8 靜態(tài)時序分析
6. 8. 1 性能分析器概述
6. 8. 2 執(zhí)行靜態(tài)時序分析
6. 9 基于硬件描述語言的仿真與綜合
6. 9. 1 Vista版DD軟件的設計流程
6. 9. 2 RTL級的功能仿真
6. 9. 3 綜合
6. 9. 4 使用DD軟件進行映射
6. 9. 5 時序仿真
6. 10 器件編程
6. 10. 1 在系統(tǒng)編程中的硬件連接
6. 10. 2 VantisPRO軟件的使用要點
第7章 硬件描述語言VHDL初步
7. 1 概述
7. 2 VHDL設計文件的基本結構
7. 2. 1 初識VHDL
7. 2. 2 實體和結構體
7. 2. 3 配置
7. 2. 4 程序包和庫
7. 3 對象. 類型和屬性
7. 3. 1 對象
7. 3. 2 數(shù)據類型
7. 3. 3 VHDL的屬性
7. 4 VHDL的功能描述方法
7. 4. 1 并行描述語句
7. 4. 2 順序描述語句
7. 5 VHDL的結構描述方法
7. 6 過程和函數(shù)
7. 7 常用單元電路的設計實例
7. 7. 1 組合電路
7. 7. 2 時序電路
附錄 ISPB—99系列CPLD實驗套件簡介
參考文獻
鄂公網安備 42010302001612號 