基于CPLD\FPGA的數(shù)字通信系統(tǒng)建模與設(shè)計

第1章  緒論
1.1  通信系統(tǒng)概述
1.1.1  引言
1.1.2  通信系統(tǒng)的組成
1.1.3  衡量通信系統(tǒng)的主要性能指標
1.2  EDA概述
1.2.1  引言
1.2.2  關(guān)于專用集成電路（ASIC）與VHDL
1.2.3  現(xiàn)場可編程門陣列（FPGA）和復(fù)雜可編程邏輯器件（CPLD）
1.2.4  關(guān)于EDA工程設(shè)計方法學與數(shù)字通信系統(tǒng)建模
本章小結(jié)
思考題與習題
第2章  通信系統(tǒng)的VHDL建模
2.1  引言
2.1.1  系統(tǒng)的概念
2.1.2  模型與建模
2.2  數(shù)字通信系統(tǒng)的VHDL建模
2.3  數(shù)字通信系統(tǒng)的VHDL建模的一般考慮
2.3.1  根據(jù)所要處理的數(shù)字信號性質(zhì)考慮系統(tǒng)的VHDL建模
2.3.2  對于較復(fù)雜的含模擬電路的數(shù)字通信系統(tǒng)的建模考慮
2.3.3  考慮結(jié)構(gòu)體三種描述方法的特點和應(yīng)用
2.3.4  兩種設(shè)計輸入方式的特點和應(yīng)用
2.3.5  其他考慮
2.4  通信系統(tǒng)的VHDL建模對系統(tǒng)性能的影響與評估
2.4.1  可行性的影響
2.4.2  可靠性的影響
2.4.3  效率的影響
2.4.4  如何評估數(shù)字通信系統(tǒng)的VHDL建模
本章小結(jié)
思考題與習題
第3章  常用基本電路模塊的建模與設(shè)計
3.1  引言
3.2  基本組合邏輯電路的VHDL模型與設(shè)計
3.2.1  非門電路
3.2.2  與門電路
3.2.3  與非門電路
3.2.4  或非門電路
3.2.5  與或非門電路
3.2.6  異或門電路
3.2.7  同或門電路
3.3  基本時序邏輯電路的VHDL設(shè)計
3.3.1  時序邏輯電路的特點
3.3.2  基本時序電路的建模與設(shè)計
3.4  加法器的建模與設(shè)計
3.4.1  半加器
3.4.2  全加器
3.5  乘法器的VHDL設(shè)計
3.5.1  乘法器的建模
3.5.2  乘法器的程序設(shè)計
3.5.3  乘法器的仿真驗證
3.6  Max+plusII開發(fā)系統(tǒng)操作與應(yīng)用舉例
3.6.1  創(chuàng)建VHDL源程序
3.6.2  自動綜合、適配
3.6.3  頂層設(shè)計原理圖（創(chuàng)建TOP.GDF文件）
3.6.4  時序仿真與編程下載
本章小結(jié)
思考題與習題
第4章  基帶信號的編、譯碼建模與設(shè)計
4.1  引言
4.2  關(guān)于基帶信號的編碼
4.3  HDB3碼的編、譯碼規(guī)則
4.3.1  HDB3碼的編碼規(guī)則
4.3.2  HDB3碼的譯碼規(guī)則
4.4  HDB3編碼器的VHDL建模與程序設(shè)計
4.4.1  HDB3碼的VHDL建模思想
4.4.2  基于VHDL硬件描述語言的建模及程序設(shè)計
4.4.3  編碼器模塊的總程序
4.2.4  編碼器模塊的時序仿真
4.5  HDB3編碼器的VHDL建模與程序設(shè)計
4.5.1  設(shè)計模型
4.5.2  HDB3編碼整體模塊的總程序及波形仿真
4.6  HDB3譯碼器的VHDL建模與程序設(shè)計
4.6.1  HDB3譯碼器的整體模型
4.6.2  程序設(shè)計
4.7  關(guān)于其他形式基帶信號的編碼建模與設(shè)計
4.7.1  關(guān)于AMI碼的建模
4.7.2  關(guān)于數(shù)字雙相碼的建模
4.7.3  關(guān)于CMI碼的建模
本章小結(jié)
思考題與習題
第5章  數(shù)字復(fù)接技術(shù)及其建模與設(shè)計
5.1  引言
5.2  數(shù)字復(fù)接原理
5.2.1  數(shù)字復(fù)接的基本概念
5.2.2  數(shù)字復(fù)接的方法及方式
5.3  同步復(fù)接器的VHDL建模和設(shè)計舉例
5.3.1  以四路同步復(fù)接器為例的原理框圖模型
5.3.2  四路同步復(fù)接器的VHDL建模
5.4  同步復(fù)接器的VHDL總程序及仿真
5.4.1  四路同步復(fù)接器系統(tǒng)的模塊鏈接程序
5.4.2  四路同步復(fù)接器系統(tǒng)的時序仿真
5.5  數(shù)字分接器原理
5.5.1  數(shù)字分接器原理框圖
5.5.2  位同步時鐘信號的提取
5.5.3  幀同步信號的提取
5.5.4  時序信號恢復(fù)
5.5.5  解復(fù)用（分接）過程
5.6  同步分接器的VHDL建模舉例
5.7  同步分接器的VHDL設(shè)計舉例
5.7.1  頂層原理圖的建立
5.7.2  各部分功能模塊的原理圖
5.7.3  時序仿真
本章小結(jié)
思考題與習題
第6章  同步技術(shù)與VHDL設(shè)計
6.1  引言
6.2  位同步
6.2.1  插入導(dǎo)頻法
6.2.2  直接法
6.2.3  數(shù)字鎖相法位同步提取的VHDL設(shè)計
6.2.4  位同步系統(tǒng)的性能分析
6.3  載波同步
6.3.1  概述
6.3.2  載波同步
6.3.3  載波同步系統(tǒng)的穩(wěn)態(tài)相差和隨機相差
6.3.4  關(guān)于載波同步信號提取的VHDL設(shè)計的考慮
6.4  幀同步
6.4.1  概述
6.4.2  連貫式插入法幀同步
6.4.3  幀同步信號提取的VHDL建模與設(shè)計
6.4.4  幀同步系統(tǒng)的性能分析
本章小結(jié)
思考題與習題
第7章  數(shù)字通信基帶系統(tǒng)的建模與設(shè)計
7.1  引言
7.2  含絕相變換器的基帶系統(tǒng)的建模與設(shè)計
7.2.1  系統(tǒng)模型
7.2.2  絕相變換器
7.2.3  相絕變換器
7.2.4  絕相/相絕變換的基帶系統(tǒng)的建模與仿真
7.3  HDB3編、譯碼器的基帶系統(tǒng)的建模與設(shè)計
7.3.1  系統(tǒng)模型
7.3.2  HDB3信號的產(chǎn)生
7.3.3  HDB3信號的譯碼
7.4  多路信號復(fù)用的基帶系統(tǒng)的建模與設(shè)計
7.4.1  多路信號復(fù)用的基帶系統(tǒng)模型
7.4.2  基帶發(fā)信系統(tǒng)的設(shè)計模型
7.4.3  多路復(fù)用信號的產(chǎn)生
7.4.4  多路復(fù)用基帶接收系統(tǒng)的設(shè)計模型
7.4.5  幀同步信號提取模塊
7.4.6  同步分接器模塊
7.4.7  多路信號復(fù)用基帶系統(tǒng)整體VHDL的建模與仿真驗證
7.5  PPM（脈位調(diào)制）基帶系統(tǒng)的建模與設(shè)計
7.5.1  PPM基帶系統(tǒng)的模型
7.5.2  PPM信號產(chǎn)生的原理
7.5.3  PPM信號產(chǎn)生的各功能模塊的VHDL程序設(shè)計
7.5.4  PPM信號解調(diào)器的建模與程序設(shè)計
7.5.5  PPM基帶系統(tǒng)的模型
7.5.6  PPM基帶系統(tǒng)的時序仿真
本章小結(jié)
思考題與習題
第8章  數(shù)字信號頻帶傳輸系統(tǒng)的建模與設(shè)計
8.1  引言
8.2  二進制振幅鍵控（ASK）的調(diào)制與解調(diào)
8.2.1  ASK調(diào)制方法
8.2.2  基于VHDL硬件描述語言的ASK振幅鍵控法調(diào)制程序設(shè)計
8.2.3  ASK解調(diào)的一般原理
8.2.4  基于VHDL硬件描述語言的ASK振幅鍵控法解調(diào)的建模與設(shè)計
8.3  二進制頻移鍵控（FSK）調(diào)制與解調(diào)
8.3.1  FSK信號的產(chǎn)生
8.3.2  基于VHDL硬件描述語言的FSK頻率鍵控法調(diào)制程序設(shè)計
8.3.3  FSK信號的解調(diào)
8.3.4  基于VHDL硬件描述語言的FSK頻率鍵控法解調(diào)程序設(shè)計
8.4  二進制相位鍵控（PSK）調(diào)制與解調(diào)
8.4.1  絕對調(diào)相和相對調(diào)相
8.4.2  CPSK信號的產(chǎn)生
8.4.3  DPSK信號的產(chǎn)生
8.4.4  CPSK調(diào)制電路的VHDL建模與程序設(shè)計
8.4.5  DPSK信號的解調(diào)
8.4.6  CPSK解調(diào)電路的VHDL建模與程序設(shè)計
8.4.7  DPSK信號調(diào)制電路的VHDL建模與程序設(shè)計
8.4.8  DPSK解調(diào)電路的VHDL建模與程序設(shè)計
8.5  多進制數(shù)字振幅調(diào)制（MASK）系統(tǒng)
8.5.1  多進制數(shù)字振幅調(diào)制（MASK）
8.5.2  MASK信號的產(chǎn)生
8.5.3  MASK調(diào)制電路的VHDL建模與程序設(shè)計
8.6  多進制數(shù)字頻率調(diào)制（MFSK）系統(tǒng)
8.6.1  多進制數(shù)字頻率調(diào)制（MFSK）
8.6.2  MFSK調(diào)制電路的VHDL建模與程序設(shè)計
8.7  多進制數(shù)字相位調(diào)制（MPSK）系統(tǒng)
8.7.1  多進制數(shù)字相位調(diào)制（MPSK）
8.7.2  4PSK信號
8.7.3  MPSK調(diào)制電路的VHDL建模與程序設(shè)計
8.7.4  MPSK解調(diào)電路的VHDL建模與程序設(shè)計
本章小結(jié)
思考題與習題
第9章  偽隨機序列與誤碼檢測原理、建模與設(shè)計
9.1  引言
9.2  偽隨機序列及其產(chǎn)生原理與VHDL設(shè)計
9.2.1  偽隨機序列發(fā)生器
9.2.2  m序列發(fā)生器的建模與設(shè)計舉例
9.3  通信中的誤碼檢測
9.3.1  概述
9.3.2  誤碼性能指標
9.3.3  誤碼性能測試
9.4  簡單誤碼檢測器的建模與設(shè)計舉例
9.4.1  誤碼檢測器系統(tǒng)的構(gòu)成
9.4.2  位同步信號提取
9.4.3  簡單誤碼檢測器的建模
9.5  簡單誤碼檢測器中主要單元模塊的程序設(shè)計
9.5.1  移位與串/并變換模塊
9.5.2  逐位比較檢測模塊
9.5.3  狀態(tài)并行比較模塊
9.5.4  本地m序列產(chǎn)生模塊
9.5.5  并行輸入與狀態(tài)控制模塊
9.5.6  誤碼統(tǒng)計與門限檢測模塊
9.5.7  連“1”狀態(tài)計數(shù)器模塊
本章小結(jié)
思考題與習題
主要參考文獻