SOC\ASIC設(shè)計驗證和測試方法學(xué)

第1章 緒論
1.1集成電路工業(yè)發(fā)展里程碑
1.2半導(dǎo)體技術(shù)發(fā)展路線圖
1.2.1國際半導(dǎo)體技術(shù)路線圖
1.2.2路線圖技術(shù)特性
1.3集成電路設(shè)計驅(qū)動
1.3.1微處理器
1.3.2模擬混合信號(AMS)設(shè)計
1.3.3嵌入存儲器
1.3.4系統(tǒng)芯片(SOC)
1.4 soc設(shè)計挑戰(zhàn)
1.4.1 SOC的規(guī)范形式
1.4.2 SOC的挑戰(zhàn)
1.4.3設(shè)計挑戰(zhàn)
1.4.4測試挑戰(zhàn)
參考文獻(xiàn)
第2章 SOC設(shè)計
2.1 SOC模型
2.1.1建模分類
2.1.2通用模型
2.1.3系統(tǒng)模型
2.1.4體系結(jié)構(gòu)模型
2.1.5硬件模型
2.1.6實現(xiàn)級性能模型
2.1.7軟件模型
2.2 SOC設(shè)計分層
2.3 SOC系統(tǒng)設(shè)計
2.3.1系統(tǒng)設(shè)計過程
2.3.2系統(tǒng)設(shè)計的一些重要概念
2.4 SOC硬件設(shè)計
2.4.1設(shè)計質(zhì)量的優(yōu)化標(biāo)準(zhǔn)
2.4.2邏輯、電路和物理設(shè)計
2.4.3驗證和測試
2.5 SOC設(shè)計重用技術(shù)
2.5.1設(shè)計重用的概念
2.5.2虛擬插座接口(VSI)
2.6 S0c設(shè)計方法學(xué)
2.6.1基于內(nèi)核的設(shè)計方法
2.6.2基于平臺的設(shè)計方法
參考文獻(xiàn)
第3章 SOC／ASIC驗證
3.1驗證技術(shù)概述
3.1.1功能驗證
3.1.2等價驗證
3.1.3靜態(tài)分析驗證
3.1.4物理驗證
3.2模擬
3.2.1模擬器
3.2.2功能覆蓋度量
3.2.3覆蓋分析技術(shù)
3.2.4驗證測試程序
3.3驗證測試程序自動化
3.3.1動態(tài)偏置偽隨機測試程序生成
3.3.2基于模型的偽隨機測試程序生成
3.3.3基于約束滿足問題求解的偽隨機測試程序生成
3.3.4基于代碼覆蓋的測試程序生成
3.4 Lint檢驗
3.5靜態(tài)時序分析
3.5.1靜態(tài)時序分析方法
3.5.2深亞微米集成電路的時序分析方法
3.6形式等價檢驗
3.6.1組合形式等價檢驗
3.6.2基于BDD的等價檢驗
3.7形式模型檢驗
3.7.1 CTL模型檢驗
3.7.2符號模型檢驗
3.8定理證明驗證
3.9斷言驗證
3.9.1硬件驗證語言
3.9.2斷言——特性說明
3.9.3基于斷言的驗證方法
3.10集成電路設(shè)計的驗證方法學(xué)
3.10.1設(shè)計驗證計劃
3.10.2 SOC驗證方法學(xué)
參考文獻(xiàn)
第4章 SOC／ASIC測試
4.1測試技術(shù)概述
4.1.1測試的基本技術(shù)
4.1.2測試的定義
4.2故障模擬
4.2.1缺陷、失效和故障
4.2.2故障模擬器
4.2.3故障模擬結(jié)果分析
4.3自動測試向量生成
4.3.1組合電路測試生成方法
4.3.2時序電路測試生成方法
4.3.3其他測試生成方法
4.3.4測試的評價
4.4電流測試
4.4.1基本概念
4.4.2測試碼產(chǎn)生
4.4.3深亞微米工藝的影響
4.5存儲器測試
4.5.1存儲器模型
4.5.2存儲器故障模型
4.5.3存儲器功能測試
4.6可測試性設(shè)計技術(shù)
4.6.1可測試性設(shè)計目標(biāo)
4.6.2可測試性分析
4.6.3特定的可測試性設(shè)計方法
4.6.4系統(tǒng)化的可測試性設(shè)計方法
4.7掃描設(shè)計
4.7.1掃描電路設(shè)計
4.7.2掃描測試
4.7.3掃描鏈結(jié)構(gòu)
4.8邊界掃描設(shè)計
4.8.1邊界掃描結(jié)構(gòu)
4.8.2測試訪問端口(TAP)控制器
4.8.3混合信號測試總線
4.9內(nèi)建自測試(BIST)
4.9.1邏輯電路BIST(LBIST)
4.9.2測試向量生成
4.9.3測試響應(yīng)壓縮
4.10存儲器的可測試性設(shè)計
4.11 SOC的可測試性設(shè)計
4.11.1內(nèi)核的測試要求
4.11.2 SOC測試結(jié)構(gòu)
4.11.3 SOC測試策略
4.12可調(diào)試性設(shè)計
4.12.1調(diào)試概念
4.12.2硅片調(diào)試
4.12.3可調(diào)試性設(shè)計的功能
4.13可制造性設(shè)計和可維護性設(shè)計
4.14集成電路的測試方法學(xué)
4.14.1集成電路的測試設(shè)計
4.14.2 SOC測試方法學(xué)
參考文獻(xiàn)
第5章 集成電路設(shè)計語言
5.1設(shè)計語言
5.1.1軟件編程語言C／C++
5.1.2硬件描述語言Verilog1995
5.1.3硬件描述語言VHDL一1993
5.1.4 Verilog-2001
5.1.5 Verilog—AMS
5.2驗證語言
5.2.1硬件驗證語言O(shè)penVera
5.2.2斷言驗證語言0VA
5.3統(tǒng)一的設(shè)計和驗證語言
5.3.1特性說明語言PSL
5.3.2系統(tǒng)級設(shè)計語言SystemC
5.3.3硬件描述和硬件驗證語言SystemVeri。log
5.3.4 Verilog一2005
5.3.5 VHDL一200x
5.3.6新穎的SOC設(shè)計語言
5.4測試語言
5.4.1標(biāo)準(zhǔn)測試接口語言STIL
5.4.2內(nèi)核測試語言CTL
參考文獻(xiàn)
第6章 Synopsys EDA系統(tǒng)
6.1概述
6.2 Galaxy設(shè)計平臺
6.2.1分層設(shè)計方法學(xué)
6.2.2 RTIJ綜合
6.2.3靜態(tài)時序分析
6.2.4信號完整性
6.2.5電源綜合
6.2.6測試設(shè)計
6.2.7物理設(shè)計
6.2.8 Sign.off確認(rèn)
6.2.9設(shè)計數(shù)據(jù)庫
6.3 Discoveiy驗證平臺
6.3.1系統(tǒng)級分析和設(shè)計
6.3.2基準(zhǔn)驗證方法學(xué)
6.3.3 RTL驗證
6.3.4斷言驗證
6.3.5測試程序自動化
6.3.6 RTL代碼檢查
6.3.7形式特性檢驗
6.3.8形式等價檢驗¨
6.3.9覆蓋分析
6.3.10驗證IP內(nèi)核
6.3.11 AMS設(shè)計和驗證
6.4設(shè)計庫
6.5可制造性設(shè)計
參考文獻(xiàn)
第7章 SOC設(shè)計平臺實例——Philips Nexperia-DVP
7.1 Nexperia數(shù)字視頻平臺
7.2數(shù)字視頻SOc設(shè)計
7.2.1 soc參考體系結(jié)構(gòu)
7.2.2 SOC實現(xiàn)
7.3數(shù)字視頻軟件
7.3.1平臺軟件
7.3.2軟件參考體系結(jié)構(gòu)
7.4數(shù)字視頻系統(tǒng)集成
7.4.1性能優(yōu)化
7.4.2調(diào)度技術(shù)
參考文獻(xiàn)
附錄 英文縮寫詞