EDA技術(shù)實(shí)用教程

定　價(jià)：￥33.00

作　者：	潘松、黃繼業(yè)
出版社：	科學(xué)出版社
叢編項(xiàng)：	21世紀(jì)高等院校教材
標(biāo)　簽：	化學(xué)工業(yè)

購(gòu)買這本書可以去

ISBN：	9787030147905	出版時(shí)間：	2005-02-02	包裝：	平裝
開本：	16開	頁數(shù)：	405	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　本書根據(jù)課堂教學(xué)和實(shí)驗(yàn)操作的要求，以提高實(shí)際工程設(shè)計(jì)能力為目的，深入淺出地對(duì)EDA技術(shù)及相關(guān)知識(shí)作了系統(tǒng)和完整的介紹，使讀者通過本書的學(xué)習(xí)并完成推薦的實(shí)驗(yàn)，能初步了解和掌握EDA的基本內(nèi)容及實(shí)用技術(shù)。全書共12章，包括四部分內(nèi)容。第一部分對(duì)EDA的基本知識(shí)、常用的EDA工具使用方法和目標(biāo)器件的結(jié)構(gòu)原理做了介紹；第二部分以向?qū)У男问胶蛯?shí)例為主的方法介紹了三種不同的設(shè)計(jì)輸入方法；第三部分對(duì)VHDL的設(shè)計(jì)優(yōu)化做了介紹；第四部分詳述了基于EDA技術(shù)的典型設(shè)計(jì)項(xiàng)目。各章都安排了習(xí)題和針對(duì)性較強(qiáng)的實(shí)驗(yàn)與設(shè)計(jì)。書中列舉的VHDL設(shè)計(jì)實(shí)例和實(shí)驗(yàn)示例，都經(jīng)由EDA工具編譯通過，并在EDA實(shí)驗(yàn)系統(tǒng)上通過了硬件測(cè)試，可直接使用。本書可作為高等院校電子工程、通信、工業(yè)自動(dòng)化、計(jì)算機(jī)應(yīng)用技術(shù)、電子對(duì)抗、儀器儀表、數(shù)字信號(hào)或圖像處理等學(xué)科的本科生或研究生的電子設(shè)計(jì)或EDA課程的教材及實(shí)驗(yàn)指導(dǎo)書，也可作為相關(guān)專業(yè)技術(shù)人員的自學(xué)參考書。

作者簡(jiǎn)介

暫缺《EDA技術(shù)實(shí)用教程》作者簡(jiǎn)介

圖書目錄

第1章概述
1. 1 EDA技術(shù)及其發(fā)展
1. 2 EDA技術(shù)實(shí)現(xiàn)目標(biāo)
1. 3 硬件描述語言VHDL
1. 4 VHDL綜合
1. 5 基于VHDL的自頂向下設(shè)計(jì)方法
1. 6 EDA與傳統(tǒng)電子設(shè)計(jì)方法的比較
1. 7 EDA的發(fā)展趨勢(shì)
習(xí)題
第2章 EDA設(shè)計(jì)流程及其工具
2. 1 FPGA／CPLD設(shè)計(jì)流程
2. 1. 1 設(shè)計(jì)輸入原理圖／HDL文本編輯
2. 1. 2 綜合
2. 1. 3 適配
2. 1. 4 時(shí)序仿真與功能仿真
2. 1. 5 編程下載
2. 1. 6 硬件測(cè)試
2. 2 ASIC及其設(shè)計(jì)流程
2. 2. 1 ASIC設(shè)計(jì)方法
2. 2. 2 一般ASIC設(shè)計(jì)的流程
2. 3 常用EDA工具
2. 3. 1 設(shè)計(jì)輸入編輯器
2. 3. 2 HDL綜合器
2. 3. 3 仿真器
2. 3. 4 適配器布局布線器
2. 3. 5 下載器編程器
2. 4 MAX plusⅡ概述
2. 5 IP核
習(xí)題
第3章 FPGA／CPLD結(jié)構(gòu)與應(yīng)用
3. 1 概述
3. 1. 1 可編程邏輯器件的發(fā)展歷程
3. 1. 2 可編程邏輯器件的分類
3. 2 簡(jiǎn)單PLD原理
3. 2. 1 電路符號(hào)表示
3. 2. 2 PROM
3. 2. 3 PLA
3. 2. 4 PAL
3. 2. 5GAL
3. 3 CPLD結(jié)構(gòu)與工作原理
3. 4 FPGA結(jié)構(gòu)與工作原理
3. 4. 1 查找表
3. 4. 2 FLEXl0K系列器件
3. 5 FPGA／CPLD測(cè)試技術(shù)
3. 5. 1 內(nèi)部邏輯測(cè)試
3. 5. 2 JTAG邊界掃描測(cè)試
3. 5. 3 嵌入式邏輯分析儀
3. 6 FPGA／CPLD產(chǎn)品概述
3. 6. 1 Lattice公司CPLD器件系列
3. 6. 2 Xilinx公司的FPGA和CPLD器件系列
3. 6. 3 Altera公司FPGA和CPLD器件系列
3. 6. 4 Actel公司的FPGA器件系列
3. 6. 5 Altera公司的FPGA配置方式與器件系列
3. 7 CPLD和FPGA的編程與配置
3. 7. 1 CPLD的ISP方式編程
3. 7. 2 使用PC并行口配置即GA
3. 7. 3 使用專用配置器件配置即GA
3. 7. 4 使用單片機(jī)配置即GA
3. 7. 5 使用CPID配置FPGA
習(xí)題
實(shí)驗(yàn)與設(shè)計(jì)
3-1 單片機(jī)或CPLD及EPROM配置FPGA電路設(shè)
第4章 VHDL設(shè)計(jì)初步
4. 1 多路選擇器VHDL描述
4. 1. 1 2選1多路選擇器的VHDL描述
4. 1. 2 VHDL相關(guān)語法說明
4. 1. 3 VHDL設(shè)計(jì)的基本概念和語句小節(jié)
4. 2 寄存器描述及其VHDL語言現(xiàn)象
4. 2. 1 D觸發(fā)器的VHDL描述
4. 2. 2 D觸發(fā)器VHDL描述的語言現(xiàn)象說明
4. 2. 3 實(shí)現(xiàn)時(shí)序電路的VHDL不同表達(dá)方式
4. 2. 4 異步時(shí)序電路設(shè)計(jì)
4. 3 1 位二進(jìn)制全加器的VHDL設(shè)計(jì)
4. 3. 1 半加器描述和CASE語句
4. 3. 2 全加器描述和例化語句
4. 3. 3 VHDL設(shè)計(jì)基本概念和語言現(xiàn)象小節(jié)
4. 4 VHDL文本輸入設(shè)計(jì)方法初步
4. 4. 1 編輯輸入并保存VH L源文件
4. 4. 2 將當(dāng)前設(shè)計(jì)設(shè)定為工程和選定目標(biāo)器件
4. 4. 3 選擇VHDL文本編譯版本號(hào)和排錯(cuò)
4. 4. 4 時(shí)序仿真
4. 4. 5 設(shè)計(jì)項(xiàng)目的其他信息和資源配置
4. 4. 6 引腳鎖定
4. 4. 7 編程下載和測(cè)試
4. 4. 8 設(shè)計(jì)流程歸納
4. 4. 9 MAX plusⅡ在Windows2000／XP上的安裝設(shè)置
習(xí)題
實(shí)驗(yàn)與設(shè)計(jì)
4-1 簡(jiǎn)單組合電路的設(shè)計(jì)
4-2 簡(jiǎn)單時(shí)序電路的設(shè)計(jì)
第5章 VHDL設(shè)計(jì)進(jìn)階
5. 1 4位加法計(jì)數(shù)器的VHDL描述
5. 1. 1 4位加法計(jì)數(shù)器
5. 1. 2 整數(shù). 自然數(shù)和正整數(shù)數(shù)據(jù)類型
5. 1. 3 4位加法計(jì)數(shù)器的另一種表達(dá)方式
5. 2 不同工作方式的時(shí)序電路設(shè)計(jì)
5. 2. 1 相關(guān)語法
5. 2. 2 帶有復(fù)位和時(shí)鐘使能的十進(jìn)制計(jì)數(shù)器
5. 2. 3 帶有并行置位的移位寄存器
5. 3 數(shù)據(jù)對(duì)象DATAOBJECTS
5. 3. 1 常數(shù) CONSTANT
5. 3. 2 變量 VARIABLE
5. 3. 3 信號(hào) SIGNAL
5. 3. 4 進(jìn)程中的信號(hào)與變量賦值語句
5. 4 雙向電路和三態(tài)控制電路設(shè)計(jì)
5. 4. 1 三態(tài)門設(shè)計(jì)
5. 4. 2 雙向端口設(shè)計(jì)
5. 4. 3 三態(tài)總線電路設(shè)計(jì)
5. 4. 4 順序條件語句IF語句
5. 5 進(jìn)程語句結(jié)構(gòu)
5. 5. 1 進(jìn)程語句格式
5. 5. 2 PROCESS組成
5. 5. 3 進(jìn)程要點(diǎn)
5. 6 仿真延時(shí)
5. 6. 1 固有延時(shí)
5. 6. 2 傳輸延時(shí)
5. 6. 3 仿真
習(xí)題
實(shí)驗(yàn)與設(shè)計(jì)
5-1 設(shè)計(jì)含異步清零和同步時(shí)鐘使能的加法計(jì)數(shù)器
5-2 7段數(shù)碼顯示譯碼器設(shè)計(jì)
5-3 8位數(shù)碼掃描顯示電路設(shè)計(jì)
5-4 數(shù)控分頻器的設(shè)計(jì)
5-5 8位十六進(jìn)制頻率計(jì)設(shè)計(jì)
5-6 32位并進(jìn)／并出移位寄存器設(shè)計(jì)
第6章原理圖輸入設(shè)計(jì)方法
6. 1 原理圖方式設(shè)計(jì)初步
6. 2 較復(fù)雜電路的原理圖設(shè)計(jì)
6. 2. 1 設(shè)計(jì)有時(shí)鐘使能的2位十進(jìn)制計(jì)數(shù)器
6. 2. 2 頻率計(jì)主結(jié)構(gòu)電路設(shè)計(jì)
6. 2. 3 測(cè)頻時(shí)序控制電路設(shè)計(jì)
6. 2. 4 頻率計(jì)頂層電路設(shè)計(jì)
6. 3 參數(shù)可設(shè)置LPM宏功能塊應(yīng)用
6. 3. 1 基于LPM COUNTER的數(shù)控分頻器設(shè)計(jì)
6. 3. 2 基于LPM ROM的4位乘法器設(shè)計(jì)
6. 4 波形輸入設(shè)計(jì)方法
習(xí)題
實(shí)驗(yàn)與設(shè)計(jì)
6-1 用原理圖輸入法設(shè)計(jì)8位全加器
6-2 用原理圖輸入法設(shè)計(jì)較復(fù)雜數(shù)字系統(tǒng)
6-3 LPM模塊使用
第7章有限狀態(tài)機(jī)設(shè)計(jì)與LPM應(yīng)用
7. 1 一般有限狀態(tài)機(jī)的設(shè)計(jì)
7. 1. 1 用戶自定義數(shù)據(jù)類型定義語句
7. 1. 2 為什么要使用狀態(tài)機(jī)
7. 1. 3 一般有限狀態(tài)機(jī)的設(shè)計(jì)
7. 2 Moore型有限狀態(tài)機(jī)的設(shè)計(jì)
7. 2. 1 多進(jìn)程有限狀態(tài)機(jī)
7. 2. 2 單進(jìn)程Moore型有限狀態(tài)機(jī)
7. 3 Mealy型有限狀態(tài)機(jī)的設(shè)計(jì)
7. 4 狀態(tài)編碼
7. 4. 1 狀態(tài)位直接輸出型編碼
7. 4. 2 順序編碼
7. 4. 3 一位熱碼編碼 One-HotEncoding
7. 5 狀態(tài)機(jī)剩余狀態(tài)處理
7. 6 LPM模塊的VHDL文本方式調(diào)用
7. 6. 1 A／D采樣系統(tǒng)頂層電路設(shè)計(jì)
7. 6. 2 編輯定制LPM RAM模塊
7. 6. 3 雙口RAM定制
7. 6. 4 正弦信號(hào)發(fā)生器設(shè)計(jì)與LPMROM定制
7. 6. 5 編輯定制LPM FIFO模塊
7. 6. 6 LPM FIFO定制文件的仿真測(cè)試
習(xí)題
實(shí)驗(yàn)與設(shè)計(jì)
7-1 用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測(cè)器的電路設(shè)計(jì)
7-2 用狀態(tài)機(jī)實(shí)現(xiàn)對(duì)ADC0809的采樣控制電路
7-3 波形發(fā)生與掃頻信號(hào)發(fā)生器電路設(shè)計(jì)
7-4 簡(jiǎn)易存儲(chǔ)示波器設(shè)計(jì)
7-5 用比較器和D／A器件實(shí)現(xiàn)A／D轉(zhuǎn)換功能的電路設(shè)計(jì)
第8章 VHDL結(jié)構(gòu)與要素
8. 1 實(shí)體
8. 1. 1 實(shí)體語句結(jié)構(gòu)
8. 1. 2 GENERIC類屬說明語句
8. 1. 3 類屬映射語句
8. 1. 4 PORT 端口說明
8. 2 結(jié)構(gòu)體
8. 3 子程序
8. 3. 1 函數(shù) FUNCTION
8. 3. 2 重載函數(shù) OVERLOAl EDFUNCTION
8. 3. 3 過程 PROCEDURE
8. 3. 4 重載過程 OVERLOADEDPROCEDURE
8. 4 VHDL庫
8. 4. 1 庫的種類
8. 4. 2 庫的用法
8. 5 VHDL程序包
8. 6 配置
8. 7 VI-IDL文字規(guī)則
8. 7. 1 數(shù)字
8. 7. 2 字符串
8. 7. 3 標(biāo)識(shí)符
8. 7. 4 下標(biāo)名
8. 8 數(shù)據(jù)類型
8. 8. 1 VHDL的預(yù)定義數(shù)據(jù)類型
8. 8. 2 IEEE預(yù)定義標(biāo)準(zhǔn)邏輯位與矢量
8. 8. 3 其他預(yù)定義標(biāo)準(zhǔn)數(shù)據(jù)類型
8. 8. 4 數(shù)組類型
8. 9 VHDL操作符
8. 9. 1 邏輯操作符
8. 9. 2 關(guān)系操作符
8. 9. 3 算術(shù)操作符
習(xí)題
實(shí)驗(yàn)與設(shè)計(jì)
8-1 移位相加8位硬件乘法器電路設(shè)計(jì)
8-2 樂曲硬件演奏電路設(shè)計(jì)
8-3 乒乓球游戲電路設(shè)計(jì)
第9章 VHDL基本語句
9. 1 順序語句
9. 1. 1 賦值語句
9. 1. 2 IF語句
9. 1. 3 CASE語句
9. 1. 4 LOOP語句
9. 1. 5 NEXT語句
9. 1. 6 EXIT語句
9. 1. 7 WAIT語句
9. 1. 8 子程序調(diào)用語句
9. 1. 9 返回語句 RETURN
9. 1. 10 空操作語句 NULL
9. 2 VHDL并行語句
9. 2. 1 并行信號(hào)賦值語句
9. 2. 2 塊語句
9. 2. 3 并行過程調(diào)用語句
9. 2. 4 元件例化語句
9. 2. 5 生成語句
9. 3 屬性描述與定義語句
習(xí)題
實(shí)驗(yàn)與設(shè)計(jì)
9-1 VGA彩條信號(hào)顯示控制器設(shè)計(jì)
9-2 VGA圖像顯示控制器設(shè)計(jì)
9-3 循環(huán)冗余校驗(yàn) CRC 模塊設(shè)計(jì)
9-4 EDA技術(shù)在步進(jìn)電機(jī)細(xì)分驅(qū)動(dòng)控制中的應(yīng)用
9-5 直流電機(jī)PWM控制的PPGA實(shí)現(xiàn)
第10章設(shè)計(jì)優(yōu)化和設(shè)計(jì)方法
10. 1 面積優(yōu)化
10. 1. 1 資源共享
10. 1. 2 邏輯優(yōu)化
10. 1. 3 串行化
10. 2 速度優(yōu)化
10. 2. 1 流水線設(shè)計(jì)
10. 2. 2 寄存器配平
10. 2. 3 關(guān)鍵路徑法
10. 3 使用MAX plusⅡ優(yōu)化設(shè)計(jì)
10. 3. 1 全局邏輯綜合選項(xiàng)
10. 3. 2 時(shí)間需求選項(xiàng)
10. 3. 3 打包
10. 3. 4 局部邏輯綜合選項(xiàng)
10. 3. 5 探針的使用
10. 4 其他設(shè)置
10. 4. 1 Slow Slew Rate設(shè)置
10. 4. 2 PPGA配置器件設(shè)置與編程
10. 4. 3 編程文件轉(zhuǎn)換
10. 4. 4 手工分配邏輯宏單元LC
習(xí)題
實(shí)驗(yàn)與設(shè)計(jì)
10-1 采用流水線技術(shù)設(shè)計(jì)高速數(shù)字相關(guān)器
10-2 線性反饋移位寄存器 LFSR 設(shè)計(jì)
10-3 直接數(shù)字式頻率合成器 DDS 設(shè)計(jì)
10-4 數(shù)控移相正弦信號(hào)發(fā)生器設(shè)計(jì)
第11章 EDA工具軟件接口
11. 1 EDA軟件接口流程
11. 2 Synplify與MAX plusⅡ的接口
11. 3 ModelSim與MAX plusⅡ的接口
習(xí)題
實(shí)驗(yàn)與設(shè)計(jì)
11-1 EDA工具接口實(shí)驗(yàn)
11-2 采用高速ADCTLC5510的簡(jiǎn)易存儲(chǔ)示波器設(shè)計(jì)
第12章電子系統(tǒng)設(shè)計(jì)實(shí)踐
12. 1 等精度頻率計(jì)設(shè)計(jì)
12. 1. 1 主系統(tǒng)組成
12. 1. 2 測(cè)頻原理
12. 1. 3 FPGA／CPLD開發(fā)的VHDL設(shè)計(jì)
12. 1. 4 測(cè)試與設(shè)計(jì)步驟
12. 1. 5 相位測(cè)試
12. 2 使用IPCore設(shè)計(jì)FIR濾波器
習(xí)題
實(shí)驗(yàn)與設(shè)計(jì)
12-1 多功能測(cè)試儀設(shè)計(jì)
12-2 FIR濾波器設(shè)計(jì)
附錄
附錄1 部分習(xí)題參考答案
附錄2 EDA實(shí)驗(yàn)開發(fā)系統(tǒng)使用介紹
主要參考文獻(xiàn)