基于Verilog HDL的數(shù)字系統(tǒng)應(yīng)用設(shè)計(jì)

定　價(jià)：￥33.00

作　者：	王鈿、卓興旺
出版社：	國(guó)防工業(yè)出版社
叢編項(xiàng)：	可編程邏輯器件快速進(jìn)階叢書(shū)
標(biāo)　簽：	VHDL

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ISBN：	9787118042818	出版時(shí)間：	2006-01-01	包裝：	平裝
開(kāi)本：	16開(kāi)	頁(yè)數(shù)：	287	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　本書(shū)結(jié)合實(shí)踐系統(tǒng)地介紹了基于Verilog數(shù)字邏輯設(shè)計(jì)相關(guān)的內(nèi)容，包括工具使用、RTL設(shè)計(jì)及Testbench的設(shè)計(jì)。本書(shū)共分為6章。第1章對(duì)數(shù)字邏輯設(shè)計(jì)進(jìn)行了概述；第2章介紹了常用EDA工具的使用；第3章介紹了RTL設(shè)計(jì)的相關(guān)內(nèi)容；第4章介紹了功能驗(yàn)證及Testbench相關(guān)的內(nèi)容；第5章結(jié)合一個(gè)串口配置寄存器的電路對(duì)第3章和第4章的內(nèi)容進(jìn)行了實(shí)踐；第6章對(duì)數(shù)字信號(hào)處理中的常用電路進(jìn)行了講解。本書(shū)適合對(duì)Verilog語(yǔ)法己略有了解的讀者閱讀，也適于在數(shù)字邏輯設(shè)計(jì)方面摸索多年的工程師參考。

作者簡(jiǎn)介

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圖書(shū)目錄

第1章邏輯設(shè)計(jì)發(fā)展現(xiàn)狀開(kāi)發(fā)流程
1.1 硬件描述語(yǔ)言HDL
1.2 可編程邏輯器件
1.3 基于Verilog的FPGA設(shè)計(jì)方法及流程
1.4 SOC與IP復(fù)用
第2章常用FPGA開(kāi)發(fā)工具的使用
2.1 仿真工具M(jìn)odelsim
2.2 綜合工具Synplify Pro
2.3 集成開(kāi)發(fā)環(huán)境QuartusII
第3章 RTL級(jí)建模
3.1 硬件意識(shí)
3.2 RTL級(jí)語(yǔ)法
3.3 常用電路的設(shè)計(jì)
3.4 有限狀態(tài)機(jī)的設(shè)計(jì)
3.5 FPGA結(jié)構(gòu)
3.6 時(shí)序分析基本概念
3.7 同步設(shè)計(jì)
3.8 約束
3.9 如何提高電路的工作頻率
3.10 多時(shí)鐘域處理
3.11 設(shè)計(jì)時(shí)序
3.12 RTL級(jí)設(shè)計(jì)的其他注意事項(xiàng)
第4章 Testbench
4.1 功能驗(yàn)證
4.2 Testbench概述
4.3 行為級(jí)的Verilog語(yǔ)言
4.4 激勵(lì)和響應(yīng)
4.5 總線功能模型
4.6 Testbench的結(jié)構(gòu)
第5章 RS232通信程序的設(shè)計(jì)
5.1 RS232基礎(chǔ)
5.2 設(shè)計(jì)需求
5.3 模塊劃分
5.4 RTL級(jí)代碼
5.5 Testbench
5.6 仿真結(jié)果
第6章數(shù)字信號(hào)處理的Verilog設(shè)計(jì)
6.1 數(shù)字信號(hào)處理FPGA實(shí)現(xiàn)簡(jiǎn)介
6.2 數(shù)字信號(hào)處理基本模塊的實(shí)現(xiàn)
6.3 FIR濾波器的實(shí)現(xiàn)
6.4 數(shù)字信號(hào)處理程序的仿真驗(yàn)證
附錄A 相關(guān)資源介紹
參考文獻(xiàn)