Verilog-HDL工程實踐入門

第1章硬件描述語言
1.1什么是硬件描述語言HDL.1
1.2基本邏輯電路的VerilogHDL描述1
1.2.1“與”門邏輯電路的描述1
1.2.2“與非”門邏輯電路的描述4
1.2.3“非”門邏輯電路的描述5
1.2.4“或”門邏輯電路的描述6
1.2.5“或非”門邏輯電路的描述6
1.2.6緩沖器邏輯電路的描述7
1.3邏輯仿真7
1.3.1頂層模塊的編寫8
1.3.2寄存器類型定義8
1.3.3線網(wǎng)類型定義9
1.3.4底層模塊的調用9
1.3.5輸入端口波形的描述9
1.3.6二“與”門邏輯電路的邏輯仿真結果10
第2章仿真器的獲取.安裝及運行
2.1通過網(wǎng)站獲取和安裝ISEWebPACKModelSimXE仿真器11
2.2一個最簡單的仿真實例16
第3章組合邏輯電路
3.1數(shù)據(jù)選擇器22
3.1.121數(shù)據(jù)選擇器22
3.1.221數(shù)據(jù)選擇器的VerilogHDL描述23
3.1.341數(shù)據(jù)選擇器23
3.1.441數(shù)據(jù)選擇器的VerilogHDL描述24
3.1.5條件操作符的使用方法25
3.1.6數(shù)據(jù)選擇器的行為描述方式25
3.1.7case語句的使用方法26
3.1.8if_else語句的使用方法27
3.1.9function函數(shù)的使用方法28
3.1.10用于仿真的頂層模塊28
3.1.11數(shù)據(jù)選擇器的邏輯仿真結果29
3.2數(shù)據(jù)比較器30
3.2.1最簡單的數(shù)據(jù)判斷方法30
3.2.22位數(shù)據(jù)比較器31
3.2.32位數(shù)據(jù)比較器的VerilogHDL描述32
3.2.42位數(shù)據(jù)比較器的邏輯仿真結果34
3.2.5數(shù)據(jù)比較器的數(shù)據(jù)寬度擴展34
3.2.64位數(shù)據(jù)比較器的VerilogHDL描述36
3.2.74位數(shù)據(jù)比較器的邏輯仿真結果38
3.3編碼器38
3.3.12位二進制編碼器39
3.3.22位二進制編碼器的VerilogHDL描述39
3.3.32位二進制編碼器的邏輯仿真結果40
3.4譯碼器41
3.4.1BCD碼譯碼器41
3.4.2非完全描述的邏輯函數(shù)和邏輯表達式的簡化42
3.4.3BCD碼譯碼器的VerilogHDL描述44
3.4.4BCD碼譯碼器的邏輯仿真結果45
第4章觸發(fā)器
4.1異步RS觸發(fā)器46
4.1.1異步RS觸發(fā)器的邏輯符號46
4.1.2異步RS觸發(fā)器的VerilogHDL描述46
4.1.3異步RS觸發(fā)器的邏輯仿真結果47
4.1.4always塊語句的使用方法48
4.2同步RS觸發(fā)器48
4.2.1同步RS觸發(fā)器的邏輯符號48
4.2.2同步RS觸發(fā)器的VerilogHDL描述49
4.2.3同步RS觸發(fā)器的邏輯仿真結果50
4.3異步T觸發(fā)器50
4.3.1異步T觸發(fā)器的邏輯符號50
4.3.2異步T觸發(fā)器的VerilogHDL描述51
4.3.3異步T觸發(fā)器的邏輯仿真結果52
4.4同步T觸發(fā)器52
4.4.1同步T觸發(fā)器的邏輯符號52
4.4.2同步T觸發(fā)器的VerilogHDL描述53
4.4.3同步T觸發(fā)器的邏輯仿真結果54
4.5同步D觸發(fā)器54
4.5.1同步D觸發(fā)器的邏輯符號54
4.5.2同步D觸發(fā)器的VerilogHDL描述55
4.5.3同步D觸發(fā)器的邏輯仿真結果56
4.6帶有復位端的同步D觸發(fā)器56
4.6.1帶有復位端的同步D觸發(fā)器的邏輯符號56
4.6.2帶有復位端的同步D觸發(fā)器的VerilogHDL描述57
4.6.3帶有復位端的同步D觸發(fā)器的邏輯仿真結果58
4.7同步JK觸發(fā)器58
4.7.1同步JK觸發(fā)器的邏輯符號58
4.7.2同步JK觸發(fā)器的VerilogHDL描述59
4.7.3同步JK觸發(fā)器的邏輯仿真結果60
第5章時序邏輯電路
5.1寄存器62
5.1.1寄存器的組成原理62
5.1.2寄存器的VerilogHDL描述63
5.1.3寄存器的邏輯仿真結果63
5.2移位寄存器64
5.2.1串行輸入并行輸出移位寄存器的組成原理64
5.2.2并行輸入串行輸出移位寄存器的組成原理65
5.2.3移位寄存器的VerilogHDL描述66
5.2.4移位寄存器的邏輯仿真結果68
5.3計數(shù)器69
5.3.1二進制非同步計數(shù)器70
5.3.2四進制非同步計數(shù)器70
5.3.3下降沿觸發(fā)型的計數(shù)器及2N進制非同步計數(shù)器的組成原理71
5.3.4非同步計數(shù)器的VerilogHDL描述72
5.3.5多層次結構的VerilogHDL設計74
5.3.6非同步計數(shù)器的邏輯仿真結果75
5.3.7四進制同步計數(shù)器76
5.3.8四進制同步計數(shù)器的VerilogHDL描述76
5.3.9任意進制同步計數(shù)器的VerilogHDL描述77
5.3.10同步計數(shù)器的邏輯仿真結果79
第6章基于VerilogHDL的硬件電路的實現(xiàn)
6.1硬件系統(tǒng)設計到實現(xiàn)的基本流程81
6.2下載電纜的制作83
6.2.1Xilinx下載電纜的連接方法83
6.2.2下載接口電路的組成83
6.2.3制作中需要注意的事項84
6.3JTAG標準85
6.3.1何為JTAG?85
6.3.2JTAG的信號線及功能85
6.4Xilinx公司的CPLD86
6.4.1何為CPLD？86
6.4.2XC9500系列86
6.5WebPACKProjectNavigator的使用方法88
6.5.1如何將仿真與硬件聯(lián)系起來88
6.5.2通過網(wǎng)站下載WebPACKProjectNavigator89
6.5.3WebPACKProjectNavigator實例89
6.5.4編譯結果的報告100
第7章硬件開發(fā)應具備的條件
7.1貼片元件的手工焊接102
7.1.1什么是貼片元件？102
7.1.2為什么要采用貼片元件？103
7.1.3如何進行貼片元件的手工焊接？103
7.2一些常用貼片元件的封裝106
7.2.1貼片電阻106
7.2.2貼片電容106
7.2.3貼片三極管107
7.2.4貼片集成電阻109
7.2.5貼片集成電路109
7.3硬件開發(fā)應具備的工具和材料113
7.3.1必備的工具和材料113
7.3.2附加一些更方便工作的工具和材料116
7.4硬件開發(fā)應具備的儀表儀器119
7.4.1必備的儀表儀器119
7.4.2附加一些更方便工作的儀表儀器120
7.5硬件開發(fā)應具備的基本常識121
第8章硬件基本單元的設計
8.1兩個簡單的CPLD電路單元122
8.1.1CPLD應用單元的系統(tǒng)設計思路122
8.1.2CPLD應用單元的硬件電路組成122
8.1.3CPLD應用單元的主要元器件說明與價格表124
8.1.4CPLD應用單元的硬件實現(xiàn)127
8.1.5CPLD學習單元的系統(tǒng)設計思路127
8.1.6CPLD學習單元的硬件電路組成128
8.1.7CPLD學習單元的主要元器件說明與價格表131
8.1.8CPLD學習單元的硬件實現(xiàn)133
8.1.9硬件的測試..133
8.1.10用組合邏輯測試CPLD應用單元133
8.1.11用時序邏輯測試CPLD學習單元138
8.2XC95108單元141
8.2.1系統(tǒng)設計的思路141
8.2.2硬件電路的組成141
8.2.3主要元器件說明與價格表144
8.2.4XC95108單元的硬件實現(xiàn)145
8.35位段式LCD顯示單元145
8.3.1系統(tǒng)設計的思路145
8.3.2硬件電路的組成145
8.3.3主要元器件說明與價格表148
8.3.4硬件實現(xiàn)149
8.4256點陣LED顯示單元149
8.4.1系統(tǒng)設計的思路149
8.4.2硬件電路的組成149
8.4.3主要元器件說明與價格表151
8.4.4硬件實現(xiàn)152
第9章應用系統(tǒng)的設計與實現(xiàn)
9.1簡單的可編程單脈沖發(fā)生器153
9.1.1由系統(tǒng)功能描述時序關系153
9.1.2流程圖的設計154
9.1.3系統(tǒng)功能描述154
9.1.4邏輯框圖155
9.1.5延時模塊的詳細描述及仿真156
9.1.6功能模塊VerilogHDL描述的模塊化方法159
9.1.7輸入檢測模塊的詳細描述及仿真160
9.1.8計數(shù)模塊的詳細描述163
9.1.9可編程單脈沖發(fā)生器的系統(tǒng)仿真163
9.1.10可編程單脈沖發(fā)生器的硬件實現(xiàn)167
9.1.11關于電路設計中常用的幾個有關名詞169
9.2具有LCD顯示單元的可編程單脈沖發(fā)生器174
9.2.1LCD顯示單元的工作原理174
9.2.2顯示邏輯設計的思路與流程176
9.2.3LCD顯示單元的硬件實現(xiàn)179
9.2.4可編程單脈沖數(shù)據(jù)的BCD碼化182
9.2.5task的使用方法202
9.2.6for循環(huán)語句的使用方法203
9.2.7二進制數(shù)轉換BCD碼的硬件實現(xiàn)203
9.2.8可編程單脈沖發(fā)生器與顯示單元的接口205
9.2.9具有LCD顯示單元的可編程單脈沖發(fā)生器的硬件實現(xiàn)206
9.2.10編譯指令——“文件包含”處理的使用方法208
9.3脈沖計數(shù)與顯示208
9.3.1脈沖計數(shù)器的工作原理208
9.3.2計數(shù)模塊的設計與實現(xiàn)209
9.3.3parameter的使用方法211
9.3.4repeat循環(huán)語句的使用方法212
9.3.5系統(tǒng)函數(shù)＄random的使用方法212
9.3.6脈沖計數(shù)器的VerilogHDL描述213
9.3.7特定脈沖序列的發(fā)生215
9.3.8脈沖計數(shù)器的硬件實現(xiàn)219
9.4脈沖頻率的測量與顯示221
9.4.1脈沖頻率的測量原理221
9.4.2頻率計的工作原理221
9.4.3頻率測量模塊的設計與實現(xiàn)222
9.4.4while循環(huán)語句的使用方法227
9.4.5門控信號發(fā)生模塊的設計與實現(xiàn)228
9.4.6頻率計的VerilogHDL描述228
9.4.7頻率計的硬件實現(xiàn)230
9.5脈沖周期的測量與顯示233
9.5.1脈沖周期的測量原理233
9.5.2周期計的工作原理233
9.5.3周期測量模塊的設計與實現(xiàn)234
9.5.4forever循環(huán)語句的使用方法239
9.5.5disable禁止語句的使用方法239
9.5.6時標信號發(fā)生模塊的設計與實現(xiàn)240
9.5.7周期計的VerilogHDL描述240
9.5.8周期計的硬件實現(xiàn)242
9.5.9周期測量模塊的設計與實現(xiàn)之二244
9.5.10改進型周期計的VerilogHDL描述249
9.5.11改進型周期計的硬件實現(xiàn)251
9.5.12兩種周期計的對比252
9.6脈沖高電平和低電平持續(xù)時間的測量與顯示252
9.6.1脈沖高電平和低電平持續(xù)時間測量的工作原理252
9.6.2高低電平持續(xù)時間測量模塊的設計與實現(xiàn)254
9.6.3改進型高低電平持續(xù)時間測量模塊的設計與實現(xiàn)261
9.6.4begin聲明語句的使用方法267
9.6.5initial語句和always語句的使用方法268
9.6.6時標信號發(fā)生模塊的設計與實現(xiàn)269
9.6.7脈沖高低電平持續(xù)時間測量的VerilogHDL描述270
9.6.8脈沖高低電平持續(xù)時間測量的硬件實現(xiàn)272
9.7步進電機的控制275
9.7.1步進電機驅動的邏輯符號276
9.7.2步進電機驅動的時序圖277
9.7.3步進電機驅動的邏輯框圖277
9.7.4計數(shù)模塊的設計和實現(xiàn)279
9.7.5譯碼模塊的設計和實現(xiàn)281
9.7.6步進電機驅動的VerilogHDL描述283
9.7.7編譯指令——宏替換`define的使用方法284
9.7.8編譯指令——時間尺度`timescale的使用方法285
9.7.9系統(tǒng)任務——＄finish的使用方法285
9.7.10步進電機驅動的硬件實現(xiàn)286
9.8基于256點陣的漢字顯示287
9.8.1單個靜止?jié)h字顯示的設計原理及其仿真實現(xiàn)287
9.8.2單個靜止?jié)h字顯示的硬件實現(xiàn)293
9.8.3多個靜止?jié)h字顯示的設計原理及其硬件實現(xiàn)295
9.8.4單個運動漢字顯示的設計原理及其硬件實現(xiàn)300
9.8.5多個運動漢字顯示的設計原理及其硬件實現(xiàn)...309
附錄
光盤內容簡介及使用說明
參考文獻