Verilog HDL數(shù)字設(shè)計(jì)與綜合（第二版）

定　價(jià)：￥29.00

作　者：	（美）帕爾尼卡（Palnitkar,S.）著，夏宇聞等譯；夏宇聞譯
出版社：	電子工業(yè)出版社
叢編項(xiàng)：	國外電子與通信教材系列
標(biāo)　簽：	VHDL

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ISBN：	9787121004681	出版時(shí)間：	2004-11-01	包裝：	膠版紙
開本：	小16開	頁數(shù)：	324	字?jǐn)?shù)：

內(nèi)容簡介

　　本書從用戶的角度全面闡述了Verilog HDL語言的重要細(xì)節(jié)和基本設(shè)計(jì)方法，并詳細(xì)介紹了Verilog 2001版的主要改進(jìn)部分。本書重點(diǎn)關(guān)注如何應(yīng)用Verilog語言進(jìn)行數(shù)字電路和系統(tǒng)的設(shè)計(jì)和驗(yàn)證，而不僅僅講解語法。全書從基本概念講起，并逐漸過渡到編程語言接口以及邏輯綜合等高級(jí)主題。書中的內(nèi)容全部符合Verilog HDL IEEE 1364-2001標(biāo)準(zhǔn)。本書適合電子、計(jì)算機(jī)、自動(dòng)控制等專業(yè)的學(xué)習(xí)數(shù)字電路設(shè)計(jì)的大學(xué)本科高年級(jí)學(xué)生閱讀，也適合數(shù)字系統(tǒng)設(shè)計(jì)工程師和已具有多年Verilog設(shè)計(jì)工作經(jīng)驗(yàn)的資深工程師參考。

作者簡介

　　Samir Palnitkar：畢業(yè)于印度理工學(xué)院電氣工程系，獲得學(xué)士學(xué)位，后來在美國西雅圖的華盛頓大學(xué)電氣工程系獲得碩士學(xué)位，接著在美國加州圣何塞州立大學(xué)獲得MBA學(xué)位。目前是美國Jambo Systems公司總裁，數(shù)字系統(tǒng)設(shè)計(jì)領(lǐng)域Verilog HDL建模、邏輯綜合和基于EDA的設(shè)計(jì)方法學(xué)等方面的公認(rèn)權(quán)威。夏宇聞：多年來一直從事數(shù)字邏輯和嵌入式系統(tǒng)的設(shè)計(jì)研究，與國際設(shè)計(jì)界有密切的技術(shù)聯(lián)系。近十年來一直從事Verilog HDL的教學(xué)和設(shè)計(jì)研究工作，是國內(nèi)第一本 Verilog數(shù)字系統(tǒng)設(shè)計(jì)教材的作用，該書受到廣泛好評(píng)。

圖書目錄

第一部分 Verilog基礎(chǔ)知識(shí)
第1章 Verilog HDL數(shù)字設(shè)計(jì)綜述
1.1 數(shù)字電路CAD技術(shù)的發(fā)展歷史
1.2 硬件描述語言的出現(xiàn)
1.3 典型設(shè)計(jì)流程
1.4 硬件描述語言的意義
1.5 Verilog HDL的優(yōu)點(diǎn)
1.6 硬件描述語言的發(fā)展趨勢
第2章層次建模的概念
2.1 設(shè)計(jì)方法學(xué)
2.2 四位脈動(dòng)進(jìn)位計(jì)數(shù)器
2.3 模塊
2.4 模塊實(shí)例
2.5 邏輯仿真的構(gòu)成
2.6 舉例
2.7 小結(jié)
2.8 習(xí)題
第3章基本概念
3.1 詞法約定
3.2 數(shù)據(jù)類型
3.3 系統(tǒng)任務(wù)和編譯指令
3.4 小結(jié)
3.5 習(xí)題
第4章模塊和端口
4.1 模塊
4.2 端口
4.3 層次命名
4.4 小結(jié)
4.5 習(xí)題
第5章門級(jí)建模
5.1 門的類型
5.2 門延遲
5.3 小結(jié)
5.4 習(xí)題
第6章數(shù)據(jù)流建模
6.1 連續(xù)賦值語句
6.2 延遲
6.3 表達(dá)式、操作符和操作數(shù)
6.4 操作符類型
6.5 舉例
6.6 小結(jié)
6.7 習(xí)題
第7章行為級(jí)建模
7.1 結(jié)構(gòu)化過程語句
7.2 過程賦值語句
7.3 時(shí)序控制
7.4 條件語句
7.5 多路分支語句
7.6 循環(huán)語句
7.7 順序塊和并行塊
7.8 生成塊
7.9 舉例
7.10 小結(jié)
7.11 習(xí)題
第8章任務(wù)和函數(shù)
8.1 任務(wù)和函數(shù)的區(qū)別
8.2 任務(wù)
8.3 函數(shù)
8.4 小結(jié)
8.5 習(xí)題
第9章實(shí)用建模技術(shù)
9.1 過程連續(xù)賦值
9.2 改寫(覆蓋)參數(shù)
9.3 條件編譯和執(zhí)行
9.4 時(shí)間尺度
9.5 常用的系統(tǒng)任務(wù)
9.6 小結(jié)
9.7 習(xí)題
第二部分 Verilog高級(jí)主題
第1O章時(shí)序和延遲
10.1 延遲模型的類型
10.2 路徑延遲建模
10.3 時(shí)序檢查
10.4 延遲反標(biāo)注
10.5 小結(jié)
10.6 習(xí)題
第11章開關(guān)級(jí)建模
11.1 開關(guān)級(jí)建模元件
11.2 舉例
11.3 小結(jié)
11.4 習(xí)題
第12章用戶自定義原語
12.1 UDP的基礎(chǔ)知識(shí)
12.2 表示組合邏輯的UDP
12.3 表示時(shí)序邏輯的UDP
12.4 UDP表中的縮寫符號(hào)
12.5 UDP設(shè)計(jì)指南
12.6 小結(jié)
12.7 習(xí)題
第13章編程語言接口
13.1 PLI的使用
13.2 PLI任務(wù)的連接和調(diào)用
13.3 內(nèi)部數(shù)據(jù)表示
13.4 PLI庫子程序
13.5 小結(jié)
13.6 習(xí)題
第14章使用Verilog HDL進(jìn)行邏輯綜合
14.1 什么是邏輯綜合
14.2 邏輯綜合對(duì)數(shù)字設(shè)計(jì)行業(yè)的影響
14.3 Verilog HDL綜合
14.4 邏輯綜合流程
14.5 門級(jí)網(wǎng)表的驗(yàn)證
14.6 邏輯綜合建模技巧
14.7 時(shí)序電路綜合舉例
14.8 小結(jié)
14.9 習(xí)題
第15章高級(jí)驗(yàn)證技術(shù)
15.1 傳統(tǒng)的驗(yàn)證流程
15.2 斷言檢查
15.3 形式化驗(yàn)證
15.4 小結(jié)
第三部分附錄
附錄A 強(qiáng)度建模和高級(jí)線網(wǎng)類型定義
附錄B PLI子程序清單
附錄C 關(guān)鍵字、系統(tǒng)任務(wù)和編譯指令
附錄D 形式化語法定義
附錄E Verilog有關(guān)問題解答
附錄F Verilog舉例
參考文獻(xiàn)
譯者后記