VHDL教程（原書第3版）

第1章  概述        1
1.1　什么是VHDL        1
1.2　歷史        1
1.3　功能        2
1.4　硬件抽象        3
第2章　教程        5
2.1　基本術(shù)語        5
2.2　實體聲明        6
2.3　結(jié)構(gòu)體        7
2.4　配置聲明        12
2.5　程序包聲明        13
2.6　程序包體        15
2.7　模型分析        15
2.8　仿真        16
第3章　基本語言要素        18
3.1　標(biāo)識符        18
3.2　數(shù)據(jù)對象        19
3.3　數(shù)據(jù)類型        21
3.4　操作符        35
第4章　行為模型        38
4.1　實體聲明        38
4.2　結(jié)構(gòu)體        39
4.3　進(jìn)程語句        40
4.4　變量賦值語句        40
4.5　信號賦值語句        41
4.6　wait語句        42
4.7　if語句        44
4.8　case語句        45
4.9　null語句        46
4.10　loop語句        46
4.11　exit語句        48
4.12　next語句        48
4.13　assertion語句        49
4.14　report語句        51
4.15　更多關(guān)于信號賦值的語句        51
4.16　其他順序語句        56
4.17　多進(jìn)程        56
4.18　延遲進(jìn)程        57
第5章　數(shù)據(jù)流建模        59
5.1　并行信號賦值語句        59
5.2　并行與順序信號賦值        60
5.3　修正的delta延遲        61
5.4　多驅(qū)動器        63
5.5　條件信號賦值語句        65
5.6　選定信號賦值語句        66
5.7　UNAFFECTED值        67
5.8　塊語句        67
5.9　并行斷言語句        69
5.10　信號值        70
第6章　結(jié)構(gòu)建模        72
6.1　例子        72
6.2　元件聲明        72
6.3　元件例化        74
6.4　其他例子        76
6.5　解出信號值        79
第7章　類屬與配置        80
7.1　類屬        80
7.2　為什么要用配置        82
7.3　配置說明        83
7.4　配置聲明        87
7.5　默認(rèn)規(guī)則        90
7.6　轉(zhuǎn)換函數(shù)        90
7.7　直接例化        91
7.8　漸近式綁定        93
第8章　子程序和重載        95
8.1　子程序        95
8.2　子程序重載        101
8.3　操作符重載        103
8.4　簽名        105
8.5　參數(shù)的默認(rèn)值        105
第9章　程序包和庫        107
9.1　程序包聲明        107
9.2　程序包體        108
9.3　設(shè)計文件        109
9.4　設(shè)計庫        109
9.5　分析順序        110
9.6　隱式可見        110
9.7　顯式可見        111
第10章　高級特性        114
10.1　實體語句        114
10.2　生成語句        115
10.3　別名        118
10.4　限定表達(dá)式        120
10.5　類型轉(zhuǎn)換        121
10.6　保護信號        122
10.7　屬性        125
10.8　聚合體目標(biāo)        135
10.9　更多關(guān)于塊的語句        135
10.10　共享變量        137
10.11　組        137
10.12　更多關(guān)于端口的內(nèi)容        138
第11章　模型仿真        140
11.1　仿真        140
11.2　寫測試平臺        142
11.3　實數(shù)、整數(shù)轉(zhuǎn)化為時間類型        149
11.4　將結(jié)果轉(zhuǎn)儲到文本文件        149
11.5　從文本文件中讀取向量        152
11.6　測試平臺實例        154
11.7　存儲器的初始化        155
11.8　可變文件名        157
第12章　硬件建模實例        159
12.1　實體接口建模        159
12.2　簡單元素的建模        159
12.3　建模的不同風(fēng)格        162
12.4　常規(guī)結(jié)構(gòu)的建模        163
12.5　延遲的建模        164
12.6　條件操作的建模        165
12.7　同步邏輯的建模        166
12.8　狀態(tài)機建模        170
12.9　交互式狀態(tài)機        171
12.10　Moore FSM的建模        174
12.11　Mealy FSM的建模        175
12.12　類屬優(yōu)先編碼器        176
12.13　簡化的“21點”程序        177
12.14　時鐘分頻器        178
12.15　類屬二進(jìn)制乘法器        179
12.16　脈沖計數(shù)器        182
12.17　桶形移位器        184
12.18　設(shè)計的層次        185
附錄A　預(yù)定義的環(huán)境        188
附錄B　語法參考        192
附錄C　一個程序包的實例        205
附錄D　VHDL版本變化內(nèi)容總結(jié)        212
附錄E　STD_LOGIC_1164程序包        215
附錄F　一個有用的程序包        218
參考文獻(xiàn)        224
索引        226