CPID/FPGA 與ASIC 設(shè)計實踐教程

定　價：￥25.00

作　者：	朱如琪
出版社：	科學(xué)出版社
叢編項：	高等院校電子科學(xué)與技術(shù)專業(yè)系列教材
標(biāo)　簽：	CPLD

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ISBN：	9787030160362	出版時間：	2005-08-01	包裝：	簡裝本
開本：	大16開	頁數(shù)：	263	字?jǐn)?shù)：

內(nèi)容簡介

　　本書以大規(guī)模可編程邏輯器件為基礎(chǔ)，詳細(xì)分析了pld、cpld／fpga器件的原理、設(shè)計選型、開發(fā)流程、配置和下載電路；介紹了verilog hdl語言和 eda設(shè)計軟件；通過實例介紹了利用現(xiàn)代eda技術(shù)設(shè)計數(shù)字電路和數(shù)字系統(tǒng)的方法。主要內(nèi)容為：第1，2章介紹了eda技術(shù)和可編程邏輯器件的原理、常用的 eda設(shè)計軟件、cpld／fpga器件的一些性能指標(biāo)、cpld／fpga器件的編程方法和下載電路；第3章介紹了altera公司的quartus ii設(shè)計軟件的使用；第4，5章介紹了電子電路與verilog hdl語言，以數(shù)字電路與邏輯設(shè)計為基礎(chǔ)，分析了利用verilog hdl描述數(shù)字電路的方法；第6章首先按照數(shù)字電路與邏輯設(shè)計課程的順序，通過實例說明了常用數(shù)字邏輯電路的實現(xiàn)方法，然后討論了利用verilog hdl設(shè)計可綜合的數(shù)字電路的一些設(shè)計方法與技巧；第7，8章主要介紹了綜合性設(shè)計實驗；最后給出了一些經(jīng)典的數(shù)字電路設(shè)計練習(xí)項目。本書可用作高等院校電類、機電類或非電類專業(yè)的研究生、本科生和專科生教材，也可作為電子系統(tǒng)設(shè)計工程技術(shù)人員學(xué)習(xí)eda技術(shù)的參考書。

作者簡介

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圖書目錄

第1章緒論
1.1EDA技術(shù)的發(fā)展史
1.2CPLD／FPGA的發(fā)展史
1.2.1數(shù)字集成電路的分類
1.2.2可編程邏輯器件的發(fā)展史
1.3EDA技術(shù)的基本設(shè)計方法
1.3.1數(shù)字電路設(shè)計的基本方法
1.3.2現(xiàn)代數(shù)字系統(tǒng)的設(shè)計方法
1.3.3CPLD／FPGA設(shè)計流程
1.4常用EDA設(shè)計工具介紹
1.4.1電子電路設(shè)計與仿真工具
1.4.2PCB設(shè)計軟件
1.4.3IC設(shè)計軟件
1.4.4CPLD／FPGA設(shè)計工具
思考與練習(xí)題
第2章可編程邏輯器件基礎(chǔ)
2.1PLD器件及其分類
2.1.1PLD器件
2.1.2PLD的分類
2.2可編程邏輯器件結(jié)構(gòu)簡介
2.2.1標(biāo)準(zhǔn)門單元.電路示意及PAL等效圖
2.2.2PLD的邏輯表示方法
2.2.3PLD的基本結(jié)構(gòu)
2.3CPLD／FPGA的結(jié)構(gòu)和原理
2.3.1EPLD和CPLD的基本結(jié)構(gòu)
2.3.2FPGA的基本結(jié)構(gòu)
2.4CPLD／FPGA器件的編程
2.4.1Altera公司的EPLD／CPLD器件及配置與編程
2.4.2Lattice公司的ISP-CPLD器件及編程
2.4.3Xilinx公司的CPLD／FPGA器件的編程
2.4.4CPLD／FPGA通用下載
2.5邊界掃描測試技術(shù)
思考與練習(xí)題
第3章EDA工具應(yīng)用設(shè)計實踐
3.1QuartusⅡ簡介
3.2QuartusⅡ的使用方法
3.2.1原理圖輸入法
3.2.2HDL輸入法
思考與練習(xí)題
第4章數(shù)字系統(tǒng)與VerilogHDL描述
4.1VerilogHDL的一般結(jié)構(gòu)
4.1.1電子系統(tǒng).電路.模塊
4.1.2VerilogHDL模塊的結(jié)構(gòu)
4.1.3VerilogHDL模塊的描述
4.2數(shù)字電路的VerilogHDL模型與設(shè)計
4.2.1交通燈監(jiān)視電路設(shè)計
4.2.24位二進(jìn)制數(shù)／8421BCD碼
4.2.3函數(shù)發(fā)生器設(shè)計
4.2.4四選一數(shù)據(jù)選擇器
4.2.5三進(jìn)制計數(shù)器設(shè)計
4.2.6移位寄存器設(shè)計
4.2.7偽隨機序列信號發(fā)生器設(shè)計
思考與練習(xí)題
第5章VerilogHDL語言基礎(chǔ)
5.1為什么要用VerilogHDl
5.1.1VerilogHDL的發(fā)展史
5.1.2傳統(tǒng)數(shù)字電路設(shè)計方法的回顧
5.2VerilogHDL基礎(chǔ)語法
5.2.1詞法
5.2.2數(shù)據(jù)類型
5.2.3運算符及表達(dá)式
*5.2.4系統(tǒng)任務(wù)與系統(tǒng)函數(shù)
5.3VerilogHDL行為描述
5.3.1行為描述的結(jié)構(gòu)
5.3.2語句塊
5.3.3控制語句
5.3.4賦值語句
5.3.5任務(wù)與函數(shù)結(jié)構(gòu)
5.3.6時序控制
5.3.7用戶定義的原語
思考與練習(xí)題
第6章VerUogHDL設(shè)計實例與設(shè)計進(jìn)階
6.1組合邏輯電路設(shè)計
6.1.1基本的門電路
6.1.2數(shù)據(jù)比較器
6.1.3編碼器和譯碼器設(shè)計
6.2時序邏輯電路設(shè)計
6.2.1觸發(fā)器設(shè)計
6.2.2數(shù)據(jù)鎖存器設(shè)計
6.2.3數(shù)據(jù)寄存器設(shè)計
6.2.4移位寄存器設(shè)計
6.2.5計數(shù)器設(shè)計
6.3狀態(tài)機設(shè)計
6.3.1狀態(tài)機的結(jié)構(gòu)
6.3.2利用VerilogHDL設(shè)計狀態(tài)機
6.4設(shè)計方法與技巧
6.4.1綜合的一般原則
6.4.2HDL編碼指導(dǎo)
6.4.3如何消除毛刺
6.4.4阻塞賦值與非阻塞賦值的區(qū)別
6.4.5代碼對綜合的影響
6.4.6用always塊實現(xiàn)較復(fù)雜的組合邏輯電路
6.4.7VerilogHDL中函數(shù)的使用
6.4.8VerilogHDL中任務(wù)的使用
思考與練習(xí)題
第7章綜合設(shè)計實例
7.1籃球30s可控計時器設(shè)計
7.2設(shè)計汽車尾燈控制電路
7.3交通控制燈邏輯電路設(shè)計
7.4簡易電子鐘設(shè)計
7.5環(huán)形計數(shù)器與扭環(huán)形計數(shù)器
7.6洗衣機控制電路設(shè)計
7.78位可逆計數(shù)器和三角波發(fā)生器
7.8簡易數(shù)字頻率計
思考與練習(xí)題
第8章設(shè)計實驗項目
8.1可逆四位碼變換器
8.2可逆計數(shù)器
8.3設(shè)計一個步進(jìn)電機脈沖分配器電路
8.4偽隨機信號產(chǎn)生器
8.5舞臺彩燈控制電路
8.6數(shù)字跑表電路設(shè)計
8.7設(shè)計一個鬧時電路
8.8設(shè)計一個校時電路
8.9設(shè)計一個交通燈控制器
8.10設(shè)計一個順序控制器
8.11數(shù)字頻率計設(shè)計
8.12設(shè)計一個數(shù)字電控密碼鎖
8.13多功能數(shù)字鐘設(shè)計
參考文獻(xiàn)
附錄重VerilogHDL關(guān)鍵字
附錄2現(xiàn)代EDA技術(shù)綜合實驗系統(tǒng)簡介