Verilog HDL實驗練習與語法手冊

第一部分 設計示范與實驗練習
練習一 簡單的組合邏輯設計
練習二 簡單分頻時序邏輯電路的設計
練習三 利用條件語句實現(xiàn)計數(shù)分頻時序電路
練習四 阻塞賦值與非阻塞賦值的區(qū)別
練習五 用always塊實現(xiàn)較復雜的組合邏輯電路
練習六 在Verilog HDL中使用函數(shù)，
練習七 在Verilog HDL中使用任務task聲明語句
練習八 利用有限狀態(tài)機進行時序邏輯的設計
練習九 利用狀態(tài)機實現(xiàn)比較復雜的接口設計
練習十 通過模塊實例調(diào)用實現(xiàn)大型的設計
練習十一 簡單卷積器的設計
練習十二 利用SRAM設計一個FIFO
第二部分 Verilog硬件描述語言參考手冊
一、關于IEEE 1364標準
二、Verilog簡介
三、語法總結
四、編寫Verilog HDL源代碼的標準
五、設計流程
六、按字母順序查找部分
七、編譯器指示
八、系統(tǒng)任務和函數(shù)
第三部分 IEEE Verilog1364-2001標準簡介
一、Verilog語言發(fā)展歷史回顧
二、IEEE1364-2001 Verilog標準的目標
三、新標準使建模性能得到很大提高
四、提高了ASIC/FPGA應用的正確性
五、編程語言接口（PLI）方面的改進
六、總結
附錄一 A/D轉(zhuǎn)換器的Verilog HDL模型和建立模型所需要的技術參數(shù)
附錄二 2K*8位異步CMOS靜態(tài)RAM HM-65162
參考文獻