MOS VLSI分析與設(shè)計

第1章 VLSI工藝技術(shù)
1．1 MOS工藝發(fā)展概況
1．2 NMOS工藝技術(shù)
1．3 CMOS工藝技術(shù)
第2章 MOS晶體管
2．1 MOS晶體管結(jié)構(gòu)與工作原理
2．2 MOS器件電流電壓方程
2．3 MOS晶體管器件參數(shù)
2．4 小尺寸MOS器件
2．5 MOS晶體管模型
2．6 等比例縮小原理
2．7 MOS晶體管限制
第3章 版圖設(shè)計
3．1 設(shè)計規(guī)則
3．2 Stick圖
3．3 版圖設(shè)計
3．4 版圖驗證
第4章 數(shù)字電路設(shè)計基礎(chǔ)
4．1 MOS反相器靜態(tài)特性
4．2 MOS反相器瞬態(tài)分析
4．3 MOC舊反相器最佳設(shè)計
4．4 驅(qū)動大電容負載的最佳延遲時間
4．5 延遲模型
4．6 功耗估算
第5章 MOS數(shù)字電路
5．1 NMOS基本邏輯電路
5．2 CMOS基本邏輯電路
5．3 VLSI CMOS邏輯組態(tài)
5．4 加法器和乘法器
5．5 規(guī)則邏輯結(jié)構(gòu)
5．6 ROM
5．7 RAM
5．8 時鐘電路
5．9 CPU電路
第6章 MOS模擬集成電路
6．1 MOS晶體管小信號模型及其等效電路
6．2 基本的MOS模擬電路
6．3 CMOS運算放大器
6．4 動態(tài)模擬電路
6．5 A/D轉(zhuǎn)換器電路
6．6 開關(guān)電容濾波器
第7章 ASIC設(shè)計技術(shù)
7．1 VLSI與ASIC
7．2 門陣列設(shè)計技術(shù)
7．3 激光門陣列技術(shù)
7．4 標準單元設(shè)計技術(shù)
7，5 積木塊設(shè)計技術(shù)
7．6 可編程邏輯器件(PLD)
7．7 片上系統(tǒng)集成(SOC)技術(shù)
第8章 IC CAD技術(shù)
8．1 VHDL和邏輯綜合
8．2 邏輯模擬和電路模擬
8．3 版圖設(shè)計與驗證
8．4 ASIC EDA技術(shù)
8．5 單元庫建庫
第9章 可測性設(shè)計(DFT)技術(shù)
9．1 可測性設(shè)計的基本概念
9．2 分塊測試技術(shù)
9．3 掃描測試技術(shù)
9．4 自測試技術(shù)
9．5 邊界掃描技術(shù)
第10章 可靠性設(shè)計技術(shù)
10．1 可靠性設(shè)計物理
10，2 抗靜電設(shè)計
10．3 提高電路可靠性的設(shè)計規(guī)則和設(shè)計方法
10．4 抗輻照設(shè)計技術(shù)
10．5 電路可靠性設(shè)計技術(shù)
10．6 容錯設(shè)計技術(shù)