可編程邏輯器件開發(fā)軟件QuartusⅡ/可編程邏輯器件快速進(jìn)階叢書

第1章 概述
1.1 EDA技術(shù)
1.1.1 EDA技術(shù)發(fā)展
1.1.2 EDA設(shè)計(jì)方法
1.1.3 EDA設(shè)計(jì)層次
1.2 可編程邏輯器件概述
1.2.1 可編程邏輯器件發(fā)展
1.2.2 可編程邏輯器件常用開發(fā)軟件
1.2.3 可編程邏輯器件設(shè)計(jì)流程
第2章 FPGA／CPLD結(jié)構(gòu)與應(yīng)用
2.1 可編程邏輯器件基礎(chǔ)
2.1.1 邏輯電路符號(hào)表示方法
2.1.2 可編程邏輯器件的分類
2.1.3 簡(jiǎn)單PLD原理
2.2 復(fù)雜可編程邏輯器件
2.2.1 CPLD結(jié)構(gòu)與原理
2.2.2 FPGA結(jié)構(gòu)與原理
2.2.3 CPLD和FPGA特點(diǎn)總結(jié)
2.2.4 FPGA／CPLD的發(fā)展趨勢(shì)
2.3 Altera新型器件簡(jiǎn)介
2.3.1 低成本FPGA——Cyclone II
2.3.2 高性能、高密度FPGA——Stratix II
2.3.3 低成本、低功耗CPLD—MAX II
2.4編程與配置
2.4.1 Altera FPGA的配置方式
2.4.2 配置過(guò)程
2.4.3 Altera配置器件
2.4.4 ByteBlaster II下載電纜
2.4.5 Quartus II軟件支持
第3章 VHDL基礎(chǔ)
3.1 簡(jiǎn)介
3.1.1 VHDL的出現(xiàn)
3.1.2 VHDL的主要優(yōu)點(diǎn)
3.2 VHDL程序基本結(jié)構(gòu)
3.2.1 實(shí)體描述
3.2.2 結(jié)構(gòu)體描述
3.3 VHDL的庫(kù)和包
3.3.1 VHDL庫(kù)的種類和使用
3.3.2 程序包
3.3.3 庫(kù)和程序包的引用
3.4 VHDL的基本詞法
3.4.1 標(biāo)識(shí)符
3.4.2 數(shù)據(jù)對(duì)象
3.4.3 數(shù)據(jù)類型
3.4.4 運(yùn)算符
3.4.5 VHDL表達(dá)式
3.5 VHDL的基本語(yǔ)法
3.5.1 并行描述語(yǔ)句
3.5.2 順序描述語(yǔ)句
3.5.3 結(jié)構(gòu)描述語(yǔ)句
3.6 簡(jiǎn)單邏輯電路的VHDL描述
3.6.1 譯碼器
3.6.2 三態(tài)門
3.6.3 電位型觸發(fā)器
3.6.4 鐘控型觸發(fā)器
第4章 QuartIls II使用入門
4.1 Quartus II簡(jiǎn)介
4.1.1 Quartus II的設(shè)計(jì)流程
4.1.2 Quartus II的設(shè)計(jì)特點(diǎn)
4.1.3 Quartus II的圖形用戶界面
4.2 Quartus II使用方法
4.2.1 設(shè)計(jì)輸入
4.2.2 編譯
4.2.3 仿真
4.2.4 配置器件
4.2.5 原理圖輸入方式
4.3 使用Quartus II設(shè)計(jì)數(shù)字邏輯
4.3.1 層次化設(shè)計(jì)方法——3分頻器設(shè)計(jì)
4.3.2 有限狀態(tài)機(jī)設(shè)計(jì)——A／D采樣控制器設(shè)計(jì)
第5章 Quartus II使用進(jìn)階
5.1 設(shè)計(jì)輸入與約束
5.1.1 預(yù)備知識(shí)
5.1.2 設(shè)計(jì)輸入
5.1.3 設(shè)計(jì)約束
5.2 編譯
5.2.1 綜合
5.2.2 布局布線
5.3仿真與硬件驗(yàn)證
5.3.1 仿真
5.3.2 SignalTap II在系統(tǒng)分析工具
5.4 Altera的IP Core
第6章 Wuartus II與第三方EDA工具
6.1 Quartus II對(duì)第三方EDA工具的支持
6.1.1 Quartus 11支持的第三方EDA工具
6.1.2 Quartus II與第三方EDA工具協(xié)同設(shè)計(jì)流程
6.2 Synplify／synplify Pro綜合工具
6.2.1 Synplify Pro驅(qū)動(dòng)的設(shè)計(jì)流程
6.2.2 Quartus II驅(qū)動(dòng)的設(shè)計(jì)流程
6.3 ModelSim仿真工具
6.3.1 使用ModelSim進(jìn)行功能仿真
6.3.2 Altera仿真庫(kù)的指定
6.3.3 Modelsim與Quartus II結(jié)合的仿真流程
第7章 LogicLock設(shè)計(jì)方法
7.1 LogicLOck簡(jiǎn)介
7.1.1 LogicLock區(qū)域
7.1.2 反標(biāo)注布局布線信息
7.2 應(yīng)用LogicLock方法設(shè)計(jì)流水線乘法器
7.2.1 開始前的準(zhǔn)備
7.2.2 創(chuàng)建LogicLock區(qū)域
7.2.3 指定LogicLock區(qū)域的邏輯內(nèi)容
7.2.4 反標(biāo)注LogicLock區(qū)域
7.2.5 導(dǎo)出LogicL0ck約束
7.2.6 在頂層設(shè)計(jì)中使用導(dǎo)入LogicLock約束信息
7.2.7 查看LogicLock設(shè)計(jì)結(jié)果
第8章 DSP Builder設(shè)計(jì)工具
8.1 DSP Builder設(shè)計(jì)流程
8.1.1 Matlab／Simulink簡(jiǎn)介
8.1.2 DSP Builder設(shè)計(jì)流程
8.2 簡(jiǎn)單的DSP Builder設(shè)計(jì)實(shí)例
8.2.1 設(shè)計(jì)內(nèi)容
8.2.2 建立Simulink模型
8.2.3 系統(tǒng)級(jí)仿真
8.2.4 使用ModelSim進(jìn)行RTL仿真
8.2.5 自動(dòng)完成綜合適配流程
8.2.6 手動(dòng)流程下的設(shè)計(jì)綜合
8.2.7 使用Quartus II進(jìn)行時(shí)序仿真
8.2.8 將DsP Builder設(shè)計(jì)作為模塊調(diào)用
8.3 DSP Builder設(shè)計(jì)規(guī)則
8.3.1 DSP Builder命名規(guī)范
8.3.2 位寬設(shè)計(jì)規(guī)則
8.3.3 關(guān)于數(shù)據(jù)轉(zhuǎn)換的說(shuō)明
8.3.4 頻率設(shè)計(jì)規(guī)則
8.3.5 Goto和From模塊
8.3.6 層次化設(shè)計(jì)
8.4 在DsP Builder中使用IP核
第9章 Nios II SoPc嵌入式系統(tǒng)設(shè)計(jì)
9.1 Nios II處理器簡(jiǎn)介
9.1.1 Nios II軟核處理器的特性
9.1.2 使用Nios II實(shí)現(xiàn)SOPC的特點(diǎn)
9.2 簡(jiǎn)單SOPC設(shè)計(jì)實(shí)例
9.2.1 SOPC設(shè)計(jì)流程
9.2.2 設(shè)計(jì)內(nèi)容及步驟
9.2.3 建立Quartus II工程
9.2.4 使用SOPC Builder創(chuàng)建NiosII硬件系統(tǒng)
9.2.5 編譯Nios II系統(tǒng)并配置到目標(biāo)器件
9.2.6 使用Nios II IDE開發(fā)軟件系統(tǒng)
9.3 基于HAL的軟件開發(fā)
9.3.1 使用HAL開發(fā)Nios II軟件程序
9.3.2 HAL設(shè)計(jì)實(shí)例
9.4 Microc／OS-II基礎(chǔ)
9.5 用戶自定義元件
9.5.1 用戶自定義元件開發(fā)流程
9.5.2 自定義PWM元件
9.6 用戶自定義指令
9.6.1 用戶自定義指令開發(fā)流程
9.6.2 自定義指令實(shí)例
參考文獻(xiàn)
光盤說(shuō)明