計(jì)算機(jī)組成與設(shè)計(jì)

第1章概論/1
1.1從外部觀察計(jì)算機(jī)/2
1.2數(shù)字計(jì)算機(jī)與模擬計(jì)算機(jī)/6
1.3計(jì)算機(jī)的內(nèi)部結(jié)構(gòu)/6
1.3.1計(jì)算機(jī)硬件的組成/7
1.3.2計(jì)算機(jī)軟件的組成/11
1.4微型計(jì)算機(jī)的主要指標(biāo)/13
1.5計(jì)算機(jī)的發(fā)展與應(yīng)用/14
1.5.1制造工藝進(jìn)步導(dǎo)致計(jì)算機(jī)性能提高/14
1.5.2計(jì)算機(jī)的普及與應(yīng)用導(dǎo)致計(jì)算機(jī)產(chǎn)業(yè)發(fā)展/15
1.5.3遠(yuǎn)景展望/16
本章小結(jié)/17
習(xí)題/17
第2章數(shù)碼系統(tǒng)——數(shù)據(jù)在計(jì)算機(jī)內(nèi)部的表示形式/19
2.1數(shù)據(jù)表示形式的多樣性/19
2.1.1適合于人的數(shù)據(jù)表示形式/19
2.1.2適合于計(jì)算機(jī)的表示形式——編碼/20
2.1.3數(shù)據(jù)格式的相互轉(zhuǎn)換/28
2.2機(jī)器數(shù)的編碼格式/31
2.2.1二進(jìn)制定點(diǎn)數(shù)的原碼表示形式/32
2.2.2二進(jìn)制定點(diǎn)數(shù)的補(bǔ)碼表示形式/34
2.2.3二進(jìn)制定點(diǎn)小數(shù)的反碼表示形式/42
2.2.4十進(jìn)制數(shù)的二進(jìn)制編碼及運(yùn)算/43
2.2.5浮點(diǎn)數(shù)的編碼形式/46
2.3信息傳輸過程中的檢錯/糾錯碼/47
2.3.1奇偶校驗(yàn)碼/48
2.3.2*海明校驗(yàn)碼/49
2.3.3*循環(huán)冗余校驗(yàn)碼/51
本章小結(jié)/56
習(xí)題/57
第3章用數(shù)字電路實(shí)現(xiàn)數(shù)據(jù)的存儲與運(yùn)算/62
3.1數(shù)字集成電路的基本元件——邏輯門/63
3.1.1MOS晶體管/63
3.1.2邏輯門/65
3.2定點(diǎn)數(shù)的簡單算術(shù)運(yùn)算/70
3.2.1簡單二進(jìn)制加法器的實(shí)現(xiàn)（舉例）/70
3.2.2簡單二進(jìn)制減法器的實(shí)現(xiàn)（舉例）/78
3.2.3定點(diǎn)二進(jìn)制數(shù)的補(bǔ)碼加減法
運(yùn)算器/78
3.2.4定點(diǎn)二進(jìn)制數(shù)乘法運(yùn)算部件的實(shí)現(xiàn)/80
3.2.5定點(diǎn)二進(jìn)制數(shù)除法運(yùn)算部件的實(shí)現(xiàn)/82
3.2.6邏輯運(yùn)算的實(shí)現(xiàn)（舉例）/82
3.3數(shù)據(jù)的存儲/83
3.4二進(jìn)制定點(diǎn)數(shù)的乘法運(yùn)算/87
3.4.1正數(shù)的定點(diǎn)小數(shù)乘法運(yùn)算/87
3.4.2補(bǔ)碼的乘法運(yùn)算/92
3.5二進(jìn)制定點(diǎn)數(shù)的除法運(yùn)算/97
3.5.1正數(shù)的定點(diǎn)小數(shù)除法運(yùn)算/97
3.5.2*補(bǔ)碼的除法運(yùn)算/100
3.6浮點(diǎn)數(shù)的算術(shù)運(yùn)算/104
3.6.1浮點(diǎn)數(shù)的加減運(yùn)算/104
3.6.2浮點(diǎn)數(shù)的乘除運(yùn)算/105
3.6.3階碼的表示形式——補(bǔ)碼和移碼/107
3.6.4浮點(diǎn)數(shù)四則運(yùn)算的小結(jié)/108
3.7算術(shù)邏輯運(yùn)算單元（ALU）舉例/109
本章小結(jié)/111
習(xí)題/111
第4章計(jì)算機(jī)的核心部件——處理器/114
4.1處理器的工作過程簡介/114
4.2數(shù)據(jù)在內(nèi)存中與在處理器中的表示方式/116
4.3指令格式（機(jī)器碼格式）/116
4.3.1操作碼/117
4.3.2地址碼/118
4.4尋址（編址）方式/119
4.4.1基本尋址方式概述/120
4.4.2尋址方式舉例/122
4.5一個簡單處理器（簡化模型）的指令系統(tǒng)/123
4.6處理器的組成與設(shè)計(jì)/125
4.6.1處理器的組成/125
4.6.2處理器和內(nèi)存的相互聯(lián)系/127
4.6.3控制器/127
4.6.4處理器指令執(zhí)行的詳細(xì)流程/130
4.6.5處理器的（VHDL）行為描述/135
4.6.6處理器與內(nèi)存相連組成一臺
計(jì)算機(jī)/143
4.7流水線技術(shù)/149
4.8精簡指令系統(tǒng)計(jì)算機(jī)（RISC）/151
本章小結(jié)/152
習(xí)題/152
第5章多級結(jié)構(gòu)的存儲器系統(tǒng)/154
5.1概述/154
5.2存儲器分類/155
5.3主存儲器的基本原理/156
5.3.1靜態(tài)存儲器的基本原理/158
5.3.2動態(tài)存儲器的基本原理/159
5.3.3只讀存儲器（ROM）/160
5.3.4主存儲器的主要技術(shù)指標(biāo)/162
5.4構(gòu)成主存儲器的有關(guān)技術(shù)/163
5.4.1主存容量的擴(kuò)展/163
5.4.2單向數(shù)據(jù)總線和雙向數(shù)據(jù)總線/164
5.4.3地址碼的一級譯碼和二級譯碼/165
5.4.4主存的檢錯與糾錯/167
5.4.5主存的并行讀寫技術(shù)/167
5.4.6CPU與主存的協(xié)同工作——同步與
異步/169
5.4.7*同步動態(tài)隨機(jī)存儲器/169
5.4.8*Rambus DRAM/170
5.4.9*雙端口存儲器/170
5.4.10*在DRAM芯片內(nèi)加入緩存/171
5.5輔助存儲器/171
5.5.1磁記錄原理與記錄方式/171
5.5.2磁盤存儲器/174
5.5.3磁盤陣列存儲器/176
5.5.4光盤存儲器/178
5.5.5移動式存儲器/181
5.6高速緩沖存儲器/181
5.6.1高速緩存的工作原理/182
5.6.2地址映像/183
5.6.3替換算法和更新策略/185
5.7虛擬存儲器/187
5.7.1虛擬存儲器的基本概念/187
5.7.2段式虛擬存儲器/187
5.7.3頁式虛擬存儲器/188
5.7.4段頁式虛擬存儲器/189
5.7.5快表與慢表/190
本章小結(jié)/191
習(xí)題/191
第6章計(jì)算機(jī)的輸入輸出設(shè)備/194
6.1圖形和圖像的點(diǎn)陣表示/195
6.2鍵盤輸入設(shè)備/196
6.3定位輸入設(shè)備/197
6.3.1鼠標(biāo)器/197
6.3.2軌跡球/198
6.3.3觸摸板/198
6.4掃描儀/198
6.4.1掃描儀的工作原理/198
6.4.2掃描儀的性能指標(biāo)/199
6.5顯示器/199
6.5.1CRT顯示器/200
6.5.2液晶顯示器/202
6.6打印機(jī)/203
6.6.1針式打印機(jī)/203
6.6.2噴墨打印機(jī)/205
6.6.3激光打印機(jī)/206
6.7漢字輸入/206
本章小結(jié)/208
習(xí)題/208
第7章計(jì)算機(jī)的輸入輸出系統(tǒng)/210
7.1概述/210
7.2計(jì)算機(jī)總線/212
7.2.1總線類型/212
7.2.2總線判優(yōu)與仲裁/213
7.2.3總線通信控制/216
7.2.4總線的標(biāo)準(zhǔn)化和性能指標(biāo)/218
7.2.5總線舉例/219
7.3輸入輸出接口/222
7.3.1接口的功能與組成/222
7.3.2接口的分類/224
7.3.3串行接口的通信協(xié)議/224
7.4程序直接控制的輸入輸出方式/226
7.5程序中斷輸入輸出方式/228
7.5.1中斷的基本概念/228
7.5.2中斷請求與判優(yōu)/229
7.5.3中斷響應(yīng)與中斷處理/232
7.5.4多重中斷中的現(xiàn)場保存與恢復(fù)/234
7.6DMA輸入輸出方式/235
7.6.1基本概念/235
7.6.2DMA接口/237
7.6.3DMA的工作方式/238
7.6.4DMA的數(shù)據(jù)傳送過程/238
7.7*通道控制與外圍處理機(jī)控制方式/239
7.8*可編程接口電路舉例——8255/240
7.9*8255的VHDL行為描述/245
本章小結(jié)/250
習(xí)題/251
附錄AEDA工具 QuartusⅡ簡介/253
A.1QuartusⅡ的安裝與運(yùn)行/254
A.1.1QuartusⅡ的首次安裝/254
A.1.2申請授權(quán)文件/255
A.1.3改變Quartus Ⅱ主界面的樣式/256
A.2設(shè)計(jì)流程/257
A.3項(xiàng)目的建立與版本管理/259
A.3.1建立一個新項(xiàng)目/259
A.3.2QuartusⅡ項(xiàng)目的版本管理/261
A.4設(shè)計(jì)的原理圖描述/263
A.4.1進(jìn)入原理圖編輯器/263
A.4.2從元件庫中調(diào)入元件符號/264
A.4.3繪制原理圖/265
A.5設(shè)計(jì)的VHDL描述/266
A.5.1進(jìn)入文本編輯器/267
A.5.2在文本編輯器中編輯VHDL文件/267
A.5.3發(fā)現(xiàn)并糾正VHDL代碼中的錯誤/268
A.5.4保存文件/270
A.6綜合和編譯/270
A.6.1進(jìn)入編譯器/270
A.6.2發(fā)現(xiàn)并糾正原理圖中的錯誤/272
A.7模擬驗(yàn)證/273
A.7.1使用波形編輯器繪制測試向量波形/273
A.7.2執(zhí)行模擬/276
A.8層次化設(shè)計(jì)實(shí)例/278
A.8.1在原理圖編輯器中實(shí)現(xiàn)層次化
設(shè)計(jì)/279
A.8.2VHDL設(shè)計(jì)描述與原理圖混合使用的
層次化設(shè)計(jì)/281
A.9時序分析器/284
A.10調(diào)用帶參數(shù)的庫元件/286
A.10.1在原理圖編輯器中創(chuàng)建一個存
儲器/286
A.10.2初始化存儲器的內(nèi)容/291
A.10.3存儲器的模擬實(shí)例/291
A.11可編程器件的物理實(shí)現(xiàn)/292
A.11.1引腳分配/293
A.11.2對目標(biāo)器件編程/296
A.12用SignalTapⅡ?qū)崟r測試FPGA中的信號
波形/298
附錄B硬件描述語言VHDL簡介/303
B.1VHDL的產(chǎn)生與發(fā)展/303
B.2用VHDL建立電路模型/304
B.2.1電路模型/304
B.2.2實(shí)體聲明與結(jié)構(gòu)體/306
B.2.3結(jié)構(gòu)體的描述方式/307
B.2.4標(biāo)識符/308
B.3面向模擬器的某些特性/309
B.3.1模擬周期/310
B.3.2延遲時間/310
B.4VHDL中的對象/311
B.5數(shù)據(jù)類型/312
B.5.1標(biāo)量類型/313
B.5.2復(fù)合類型/314
B.5.3子類型/316
B.5.4文件類型/316
B.5.5類型轉(zhuǎn)換/317
B.6VHDL的詞法單元/318
B.6.1注釋/318
B.6.2數(shù)字/319
B.6.3字符/319
B.6.4字符串/320
B.6.5位串/320
B.7屬性/320
B.8表達(dá)式與運(yùn)算符/323
B.9子程序——過程與函數(shù)/326
B.10程序包與設(shè)計(jì)庫/328
B.10.1程序包——設(shè)計(jì)中的數(shù)據(jù)共享/328
B.10.2設(shè)計(jì)庫/329
B.10.3VHDL中名字的可見性/330
B.10.4library語句和use語句/331
B.11行為描述/332
B.11.1進(jìn)程語句/332
B.11.2行為模型的順序性/333
B.11.3行為模型的并行性/340
B.12結(jié)構(gòu)描述/344
B.12.1端口的基本特征/345
B.12.2元件例化語句/346
B.12.3配置指定/347
B.12.4規(guī)則結(jié)構(gòu)/348
B.12.5無連接端口/349
B.13重載/349
B.14VHDL保留字和預(yù)定義程序包/351
B.14.1VHDL保留字/351
B.14.2標(biāo)準(zhǔn)程序包STANDARD/352
B.14.3IEEE多值邏輯系統(tǒng)程序包
std_logic_1164/359
參考文獻(xiàn)/362