VHDL電路設(shè)計

定　價：￥39.80

作　者：	雷伏
出版社：	清華大學(xué)出版社
叢編項：
標　簽：	VHDL

購買這本書可以去

ISBN：	9787302142263	出版時間：	2006-12-01	包裝：	平裝
開本：	16開	頁數(shù)：	392	字數(shù)：

內(nèi)容簡介

　　本書根據(jù)作者多年高校EDA教學(xué)、研發(fā)經(jīng)驗，借助近200個專業(yè)案例，全方位介紹VHDL語言及其在電路設(shè)計中的各種應(yīng)用。本書內(nèi)容按“基礎(chǔ)一電路部件設(shè)計一集成電路設(shè)計”的順序進行講解，基礎(chǔ)部分（第l~4章），涉及EDA技術(shù)概況、數(shù)字邏輯電路設(shè)計基礎(chǔ)和傳統(tǒng)設(shè)計方法、VHDL語言的基本知識和程序結(jié)構(gòu)；電路部件設(shè)計部分（第5～7章），用72個電路設(shè)計案例介紹使用VHDL語言設(shè)計組合邏輯電路、時序邏輯電路和有限狀態(tài)機；集成電路設(shè)計部分（第8～10章），第8章借助14個例子介紹用VHDL語言進行復(fù)雜數(shù)字系統(tǒng)設(shè)計的思想、手段、流程和方法，第9章介紹仿真、綜合與優(yōu)化，第lO章講述如何用當前最流行的EDA工具軟件 Quartu5II進行電路設(shè)計。各章采用先介紹技術(shù)，再用相關(guān)電路設(shè)計實例演示其應(yīng)用，并在最后指出其應(yīng)用場合，實用性強。本書可作為高等院校電子、通信、計算機、自動化、儀器儀表等專業(yè)開設(shè)EDA課程的教材，也可作為電子設(shè)計工程師的實用參考書。

作者簡介

暫缺《VHDL電路設(shè)計》作者簡介

圖書目錄

第1章概述　
　1.1 硬件描述語言介紹　
　1.2 VHDL語言的發(fā)展與特點　
　1.3 VHDL語言的開發(fā)流程　
　1.4 可編程邏輯器件簡介　
　1.5 學(xué)習小結(jié) 　
　1.6 思考與練習　
第2章數(shù)字邏輯基礎(chǔ) 　
　2.1 邏輯代數(shù)基礎(chǔ) 　
　2.2 組合邏輯電路　
　2.3 時序邏輯電路　
　2.4 學(xué)習小結(jié) 　
　2.5 思考與練習　
第3章 VHDL程序結(jié)構(gòu)與要素　
　3.1 VHDL程序基本結(jié)構(gòu) 　
　3.2 VHDL文字規(guī)則　
　3.3 VHDL基本數(shù)據(jù)對象與數(shù)據(jù)類型　
　3.4 VHDL表達式與運算符　
　3.5 學(xué)習小結(jié) 　
　3.6 思考與練習　
第4章 VHDL基本描述語句　
　4.1 順序描述語句　
　4.2 并行描述語句　
　4.3 屬性描述語句　
　4.4 學(xué)習小結(jié) 　
　4.5 思考與練習　
第5章組合邏輯電路的VHDL語言描述　
　5.1 基本邏輯門電路　
　5.2 選擇器電路　
　5.3 編碼器與譯碼器電路　
　5.4 三態(tài)門及總線緩沖器電路　
　5.5 加法器電路　
　5.6 求補器電路　
　5.7 乘法器電路　
　5.8 數(shù)值比較器電路　
　5.9 移位器電路　
　5.10 學(xué)習小結(jié) 　
　5.11 思考與練習　
第6章時序邏輯電路的VHDL語言描述　
　6.1 時序電路的時鐘信號　　
　6.2 時序電路的復(fù)位信號　
　6.3 鎖存器電路　
　6.4 觸發(fā)器電路　
　6.5 寄存器電路　
　6.6 計數(shù)器電路　
　6.7 學(xué)習小結(jié) 　
　6.8 思考與練習　
第7章有限狀態(tài)機的VHDL語言描述　
　7.1 有限狀態(tài)機概述　
　7.2 有限狀態(tài)機的VHDL語言描述　
　7.3 Moore型狀態(tài)機的設(shè)計　
　7.4 Mealy型狀態(tài)機的設(shè)計　
　7.5 有限狀態(tài)機的狀態(tài)編碼　
　7.6 非法狀態(tài)的處理　
　7.7 學(xué)習小結(jié) 　
　7.8 思考與練習　
第8章采用VHDL的數(shù)字系統(tǒng)設(shè)計　
　8.1 層次化結(jié)構(gòu)設(shè)計　
　8.2 自頂向下的設(shè)計方法　
　8.3 庫　
　8.4 程序包　
　8.5 配置　
　8.6 系統(tǒng)設(shè)計實例　
　8.7 學(xué)習小結(jié) 　
　8.8 思考與練習　
第9章仿真、綜合與優(yōu)化　
　9.1 仿真　
　9.2 綜合　
　9.3 設(shè)計優(yōu)化　
　9.4 設(shè)計實現(xiàn) 　
　9.5 學(xué)習小結(jié) 　　
　9.6 思考與練習　
第10章在Quartus II中進行電路設(shè)計　
　10.1 Quartus II軟件的安裝　
　10.2 Quartus II軟件的設(shè)計流程　
　10.3 設(shè)計項目輸入　
　10.4 設(shè)計項目編譯與仿真　
　10.5 設(shè)計項目時序分析　
　10.6 設(shè)計項目的下載編程　
　10.7 學(xué)習小結(jié) 　
　10.8 思考與練習　
附錄A VHDL保留字　
附錄B 常用邏輯符號對照表　
附錄C 常用VHDL開發(fā)軟件　
附錄D 習題答案　
參考文獻