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內(nèi)容簡(jiǎn)介

　　本書結(jié)合具體的實(shí)例，對(duì)ASIC芯片設(shè)計(jì)開(kāi)發(fā)的整個(gè)流程及各個(gè)階段所使用的EDA工具進(jìn)行了系統(tǒng)地介紹。全書共8章，分為4個(gè)部分：第1部分介紹了ASIC的基礎(chǔ)知識(shí)和目前廣泛應(yīng)用的EDA工具；第2部分分別介紹了兩種常用的集成電路設(shè)計(jì)語(yǔ)言Verilog HDL和VHDL；第3部分詳細(xì)地闡述了ASIC設(shè)計(jì)的仿真驗(yàn)證及綜合技術(shù)；第4部分主要介紹了布局布線技術(shù)。本書既闡述了ASIC設(shè)計(jì)的基本理論，又結(jié)合實(shí)際的工程項(xiàng)目，給出了一些具體的例子，適合初學(xué)ASIC開(kāi)發(fā)的技術(shù)人員閱讀，也可作為高等院校相關(guān)專業(yè)本科生和研究生學(xué)習(xí)ASIC系統(tǒng)開(kāi)發(fā)的參考書。

作者簡(jiǎn)介

暫缺《ASIC芯片設(shè)計(jì)：從實(shí)踐到提高》作者簡(jiǎn)介

圖書目錄

叢書序
前言
第1章 ASIC簡(jiǎn)介
1.1 ASIC的發(fā)展
1.2 ASIC的類型
1.3 ASIC設(shè)計(jì)流程
第2章常用EDA工具的使用方法
2.1 FPGA設(shè)計(jì)工具——QuartusⅡ
2.2 FPGA設(shè)計(jì)軟件——ISE
2.3 ModeslSim仿真工具
2.4 高效綜合軟件——Synplify/Synplify Pro
2.5 Synopsys綜合工具——Design Compiler（DC）
2.6 Cadence仿真工具——NC-Verilog
第3章 Verilog HDL語(yǔ)言基礎(chǔ)
3.1 Verilog HDL的基本結(jié)構(gòu)
3.2 數(shù)據(jù)類型
3.3 參數(shù)定義、宏替換及模擬時(shí)間單位的定標(biāo)
3.4 操作符
3.5 Verilog HDL行為描述
3.6 Verilog HDL結(jié)構(gòu)描述
3.7 Verilog HDL的編碼風(fēng)格
3.8 實(shí)例分析
第4章 VHDL語(yǔ)言基礎(chǔ)
4.1 VHDL程序結(jié)構(gòu)
4.2 VHDL語(yǔ)言要素及其分類
4.3 VHDL語(yǔ)法基礎(chǔ)
4.4 實(shí)例分析
第5章驗(yàn)證技術(shù)
5.1 驗(yàn)證的策略和手段
5.2 構(gòu)建測(cè)試平臺(tái)（Testbench）
5.3 仿真技術(shù)
5.4 靜態(tài)時(shí)序分析（STA）
5.5 實(shí)例分析
第6章綜合技術(shù)
第7章 FPGA驗(yàn)證技術(shù)
第8章 ASIC版圖設(shè)計(jì)技術(shù)