FPGA與SOPC設(shè)計(jì)教程：DE2實(shí)踐

第1章 FPGA基本概念與DE2
開發(fā)平臺(tái)
1.1可編程邏輯器件
1.1.1 可編程邏輯器件概述
1.1.2 CPLD的結(jié)構(gòu)與原理
1.1.3 FPGA的結(jié)構(gòu)與原理
1.1.4 結(jié)構(gòu)化ASIC
1.2 CycloneII系列FPGA
1.2.1 CycloneII系列FPGA概述
1.2.2 邏輯單元
1.2.3 邏輯陣列塊(LAB)
1.2.4 Mulffrrack互連
1.2.5 全局時(shí)鐘網(wǎng)絡(luò)及鎖相環(huán)
1.2.6 嵌入式存儲(chǔ)器
1.2.7 嵌入式乘法器
1.2.8 IOE的結(jié)構(gòu)及特性
1.3 DE2開發(fā)平臺(tái)
1.3.1 DE2板上資源及硬件布局
1.3.2 DE2原理
1.4 DE2平臺(tái)的開發(fā)環(huán)境
1.4.1 安裝Quaxtus II及相關(guān)軟件包
1-4.2 安裝DSP Builder
第2章 FPGA設(shè)計(jì)流程
2.1 Quartus II設(shè)計(jì)流程概述
2.2 設(shè)計(jì)輸入
2.3 設(shè)計(jì)約束和分配
2.4 設(shè)計(jì)綜合
2.5 布局布線
2.6 基于模塊的設(shè)計(jì)
2.7 仿真
2.8 時(shí)序分析
2.9 時(shí)序逼近
2.10 用QuartusII完成FPGA設(shè)計(jì)的實(shí)例.
2.10.1 建立一個(gè)新工程
2.10.2 設(shè)計(jì)輸入
2.10.3 分配引腳
2.10.4 電路仿真
2.10.5 編程與配置FPGA
第3章 SOPC技術(shù)
3.1 SOPC Builder
3.1.1 Altera的SOPC技術(shù)
3.1.2 SOPC系統(tǒng)設(shè)計(jì)流程
3.2 Avalon交換架構(gòu)
3.2.1 Avalon總線基本概念
3.2.2 Avalon總線信號(hào)
3.2.3 Avalon總線傳輸類型及時(shí)序
3.3 Nios II軟核處理器
3.3.1 Nios II軟核處理器概述
3.3.2 Nios II軟核處理器的硬件結(jié)構(gòu)
3.4 Nios II軟核處理器軟件開發(fā)
3.4.1 HAL系統(tǒng)庫(kù)
3.4.2 Nios II IDE
3.5 SOPC系統(tǒng)設(shè)計(jì)實(shí)例
3.5.1 SOP(2系統(tǒng)設(shè)計(jì)流程
3.5.2 SOPC系統(tǒng)設(shè)計(jì)實(shí)例
3.6 DE2開發(fā)板描述及組件庫(kù)
3.6.1 在SOPC Builder中加入DE2
開發(fā)板描述及組件庫(kù)
3.6.2 DE2一NIOS系統(tǒng)
3.6.3 在NiosII IDE中使用Flash Programmer
第4章 DE2平臺(tái)應(yīng)用
4.1 DE2平臺(tái)內(nèi)嵌的USBBlaster及FPGA
配置
4.2 音頻編/解碼
4.2.1 音頻編/解碼硬件芯片WM8731
4.2.2 WM8731控制電路的實(shí)現(xiàn)
4.2.3 用WM8731 D／A轉(zhuǎn)換器產(chǎn)生
正弦波
4.3 使用SDRAM及SRAM
4.3.1 在Nios II中使用SDRAM
4.3.2 在Nios lI中使用SRAM
4.4 視頻D／A轉(zhuǎn)換器
4.4.1 視頻D／A轉(zhuǎn)換器
4.4.2 VGA顯示器應(yīng)用示例
4.5 彩色LCM顯示器
4.6 用DE2平臺(tái)實(shí)現(xiàn)視頻解碼
4.6.1 電視解碼原理
4.6.2 用DE2平臺(tái)實(shí)現(xiàn)電視接收機(jī)
4.7 USB OTG
4.8 網(wǎng)絡(luò)接口
4.8.1 DM9000A硬件接口
4.8.2 DM9000A與Avalon總線的接口
及硬件抽象層
4.8.3 LWIP及其在DE2平臺(tái)上的應(yīng)用
4.9 RS232接口
4.10 DE2控制面板
4.10.1 安裝DE2控制面板
4.10.2 控制LED、七段數(shù)碼管和
LCD顯示
4.10.3 FLASH下載器
4.10.4 SDRAM／SRAM控制器和
下載器
4.10.5 PS／2和七段數(shù)碼管的顯示控制.
4.10.6 DE2控制面板的總體結(jié)構(gòu)
4.10.7 多端口SRAM／SDRAM／FLASH
控制器
4.10.8 VGA顯示控制
4.11 DE2高級(jí)應(yīng)用范例
4.11.1 DE2平臺(tái)出廠設(shè)置
4.11.2 DE2電視機(jī)
4.11.3 USB畫筆
4.11.4 卡拉OK機(jī)
4.11.5 USB設(shè)備
4.11.6 以太網(wǎng)信息包的發(fā)送和接收
4.11.7 SD卡音樂播放器
4.12 LCM及CIS在DE2平臺(tái)上的
應(yīng)用范例
4.12.1 TRDB-LCM在DE2平臺(tái)上的
應(yīng)用范例
4.12.2 TRDB-DC2在DE2平臺(tái)上的
應(yīng)用范例
第5章 基于Altera FPGA的DSP
技術(shù)
5.1 DSP Builder
5.2 用DSPBuilder實(shí)現(xiàn)FIR濾波器
5.2.1 建立FIR濾波器設(shè)計(jì)
5.2.2 在Simulink中仿真并生成VHDL
代碼
5.3 在DSP Builder中定制開發(fā)板庫(kù)
5.3.1 硬件平臺(tái)與DSP Builder
5.3.2 定制開發(fā)板庫(kù)
第6章 數(shù)字系統(tǒng)設(shè)計(jì)練習(xí)
6.1 開關(guān)、LED燈及多路復(fù)用器
6.1.1 將輸入/輸出器件連接到FPGA上
6.1.2 2選1多路復(fù)用器
6.1.3 3位寬5選1多路復(fù)用器
6.1.4 用七段數(shù)碼管顯示簡(jiǎn)單字符
6.1.5 循環(huán)顯示5個(gè)字符
6.1.6 循環(huán)顯示8個(gè)字符
6.2 二進(jìn)制與BCD碼的轉(zhuǎn)換及顯示
6.2.1 二進(jìn)制數(shù)字的顯示
6.2.2 二進(jìn)制值到十進(jìn)制值的轉(zhuǎn)換
6.2.3 并行加法器
6.2.4 1位BCD加法器
6.2.5 2位BCD加法器
6.2.6 2位BCD加法器的另一種實(shí)現(xiàn)
6.2.7 6位二進(jìn)制數(shù)轉(zhuǎn)換為2位十進(jìn)制數(shù)
的電路
6.3 無符號(hào)數(shù)乘法器
6.3.1 4位二進(jìn)制數(shù)乘法
6.3.2 8位二進(jìn)制數(shù)乘法
6.3.3 用LPM實(shí)現(xiàn)8位二進(jìn)制數(shù)乘法
6.4 鎖存器和觸發(fā)器
6.4.1 RS鎖存器
6.4.2 D鎖存器
6.4.3 D觸發(fā)器
6.4.4 三種存儲(chǔ)單元
6.4.5 D觸發(fā)器的應(yīng)用
6.5 計(jì)數(shù)器
6.5.1 用T觸發(fā)器實(shí)現(xiàn)16位計(jì)數(shù)器
6.5.2 用賦值語句實(shí)現(xiàn)16位計(jì)數(shù)器
6.5.3 用LPM實(shí)現(xiàn)16位計(jì)數(shù)器
6.5.4 閃爍的數(shù)碼管
6.5.5 循環(huán)顯示的“HELLLO”
6.6 時(shí)鐘與定時(shí)器
6.6.1 3位BCD計(jì)數(shù)器
6.6.2 實(shí)時(shí)時(shí)鐘
6.6.3 反應(yīng)時(shí)間測(cè)試電路
6.7 有限狀態(tài)機(jī)
6.7.1 One-hot編碼的FSM
6.7.2 二進(jìn)制編碼的FSM
6.7.3 序列檢測(cè)FSM
6.7.4 模10加計(jì)數(shù)器
6.7.5 用移位寄存器與FSM實(shí)現(xiàn)
“HELL0”的循環(huán)顯示
6.7.6 用FSM實(shí)現(xiàn)“HELL0”的自動(dòng)
循環(huán)顯示
6.7.7 移動(dòng)速度可控的“HELL0”的
自動(dòng)循環(huán)顯示
6.8 存儲(chǔ)器塊
6.8.1 用LPM實(shí)現(xiàn)RAM
6.8.2 在DE2上驗(yàn)證RAM
6.8.3 用Verilog實(shí)現(xiàn)RAM
6.8.4 FPGA片外RAM的使用
6.8.5 用LPM實(shí)現(xiàn)簡(jiǎn)單雙口RAM
6.8.6 偽雙口RAM
6.8.7 用DE2控制面板查看并修改片外
RAM的內(nèi)容
6.9 簡(jiǎn)單的處理器
6.9.1 實(shí)現(xiàn)一個(gè)簡(jiǎn)單的處理器
6.9.2 為處理器增加程序存儲(chǔ)器
6.10 增強(qiáng)型處理器
6.10.1 擴(kuò)展處理器的指令集并增加
地址譯碼功能
6.10.2 在數(shù)碼管上滾動(dòng)顯示單詞
6.10.3 增加單詞顯示速度控制功能
第7章“計(jì)算機(jī)組成原理”課程練習(xí)
7.1 一個(gè)簡(jiǎn)單的計(jì)算機(jī)系統(tǒng)
7.1.1 建立一個(gè)簡(jiǎn)單的計(jì)算機(jī)系統(tǒng)
7.1.2 對(duì)序列中出現(xiàn)的連續(xù)的l計(jì)數(shù)
7.1.3 指令的組成
7.1.4 子程序
7.1.5 對(duì)交替出現(xiàn)的1和0計(jì)數(shù)
7.1.6 C語言與匯編語言的比較
7.2 程序控制輸入/輸出
7.2.1 建立包含三個(gè)PIO接口部件的
系統(tǒng)
7.2.2 用Nios II匯編語言實(shí)現(xiàn)數(shù)據(jù)輸入、
累加及輸出
7.2.3 用按鍵控制數(shù)據(jù)讀取
7.2.4 用七段數(shù)碼管顯示十六進(jìn)制
累加結(jié)果
7.2.5 將累加結(jié)果轉(zhuǎn)換成十進(jìn)制顯示
7.3 子程序與堆棧
7.3.1 建立一個(gè)NiosII系統(tǒng)
7.3.2 對(duì)32位正整數(shù)排序
7.3.3 用子程序?qū)崿F(xiàn)排序任務(wù)
7.3.4 用堆棧向子程序傳遞參數(shù)
7.3.5 用遞歸算法計(jì)算階乘
7.4 輪詢與中斷
7.4.1 建立一個(gè)包含計(jì)時(shí)器及JTAG UART
的Nios II系統(tǒng)
7.4.2 通過JTAG UART向主機(jī)發(fā)送字符
7.4.3 用JTAG UART實(shí)現(xiàn)打字機(jī)功能
7.4.4 使用中斷方式實(shí)現(xiàn)打字機(jī)功能
7.4.5 計(jì)時(shí)器中斷的使用
7.5 總線通信
7.5.1 實(shí)現(xiàn)外部總線橋及七段數(shù)碼管
控制器
7.5.2 將SRAM控制器連接到外部
總線上
7.5.3 通過外部總線將SRAM中的數(shù)據(jù)
顯示到數(shù)碼管上
附錄A DE2原理圖
附錄B DE2平臺(tái)上EP2C35F672
引腳分配
參考文獻(xiàn)