基于QUARTUS Ⅱ的FPGA/CPLD數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例：EDA應(yīng)用技術(shù)

第1章 Altera Quartus II開發(fā)流程
1．1 Quarlus II軟件綜述
1．1．1 Quarlus II軟件的特點(diǎn)及支持的器件
1．1．2 Quarlus II軟件的集成工具及其功能簡介
l．1．3 Qliartus II軟件的用戶界面
1．2 設(shè)計(jì)輸入
1．2．1 設(shè)計(jì)輸入方式
1．2．2 設(shè)計(jì)方法
1．3 約束輸入
1．3．1 使用分配編輯器(Assignments Editor)
1．3．2 使用引腳規(guī)劃器(Pin Planner)
1．3．3 使用Settings對(duì)話框
1．4 綜合
1．4．1 使用Quartus II軟件集成綜合
1．4．2 控制綜合
1．4．3 第三方綜合工具
1．5 布局布線
1．5．1 設(shè)置布局布線參數(shù)
1．5．2 反向標(biāo)注分配
1．6 仿真
1．6．1 指定仿真器設(shè)置
1．6．2 建立矢量源文件
1．6．3 第三方仿真工具
1．7 編程與配置
1．7．1 建立編程文件
1．7．2 器件編程和配置
第2章 Altera Quartus II的使用
2．1 原理圖和圖表模塊編輯
2．1．1 內(nèi)附邏輯函數(shù)
2．1．2 編輯規(guī)則
2．1．3 原理圖和圖表模塊編輯工具
2．1．4 原理圖編輯流程
2．2 文本編輯
2．3 混合編輯(自底向上)
2．4 混合編輯(自頂向下)
第3章 門電路設(shè)計(jì)范例
3．1 與非門電路
3．2 或非門電路
3．3 異或門電路
3．4 三態(tài)門電路
3．5 單向總線緩沖器
3．6 雙向總線緩沖器
第4章 組合邏輯電路設(shè)計(jì)范例
4．1 編碼器
4．1．1 8線-3線編碼器
4．1．2 8線-3線優(yōu)先編碼器
4．2 譯碼器
4．2．1 3線-8線譯碼器
4．2．2 BCD-7段顯示譯碼器
4．3 數(shù)據(jù)選擇器
4．3．1 4選1數(shù)據(jù)選擇器
4．3．2 8選l數(shù)據(jù)選擇器
4．4 數(shù)據(jù)分配器
4．5 數(shù)值比較器
4．6 加法器
4．6．1 半加器
4．6．2 全加器
4．6．3 4位全加器
4．7 減法器
4．7．1 半減器
4．7．2 全減器
4．7．3 4位全減器
第5章 觸發(fā)器設(shè)計(jì)范例
5．1 RS觸發(fā)器
5．2 JK觸發(fā)器
5．3 D觸發(fā)器
5．4 T觸發(fā)器
第6章 時(shí)序邏輯電路設(shè)計(jì)范例
6．1 同步計(jì)數(shù)器
6．1．1 同步4位二進(jìn)制計(jì)數(shù)器
6．1．2 同步二十四進(jìn)制計(jì)數(shù)器
6．2 異步計(jì)數(shù)器
6．3 減法計(jì)數(shù)器
6．4 可逆計(jì)數(shù)器
6．5 可變模計(jì)數(shù)器
6．5．1 無置數(shù)端的可變模計(jì)數(shù)器
6．5．2 有置數(shù)端的可變模計(jì)數(shù)器
6．6 寄存器
6．7 鎖存器
6．8 移位寄存器
6．8．1 雙向移位寄存器
6．8．2 串入／串出移位寄存器
6．8．3 串入／并出移位寄存器
6．8．4 并入／串出移位寄存器
6．9 順序脈沖發(fā)生器
6．10 序列信號(hào)發(fā)生器
6．11 分頻器
6．11．1 偶數(shù)分頻器
6．11．2 奇數(shù)分頻器
6．11．3半 整數(shù)分頻器
第7章 存儲(chǔ)器設(shè)計(jì)范例
7．1 只讀存儲(chǔ)器(ROM)
7．2 隨機(jī)存儲(chǔ)器(RAM)
7．3 堆棧
第8章 數(shù)字系統(tǒng)設(shè)計(jì)范例
8．1 跑馬燈設(shè)計(jì)
8．2 8位數(shù)碼掃描顯示電路設(shè)計(jì)
8．3 4×4鍵盤掃描電路設(shè)計(jì)
8．4 數(shù)字頻率計(jì)
8．5 乒乓球游戲機(jī)
8．6 交通控制器
8．7 數(shù)字鐘
8．8 自動(dòng)售貨機(jī)
8．9 出租車計(jì)費(fèi)器
8．10 電梯控制器
第9章 可參數(shù)化宏模塊及IP核的使用
9．1 ROM、RAM、FIF0的使用
9．1．1 ROM的使用
9．1．2 RAM的過程使用
9．1．3 FIFO的使用
9．2 乘法器、鎖相環(huán)的使用
9．2．1 乘法器的使用
9．2．2 鎖相環(huán)的使用
9．3 正弦波信號(hào)發(fā)生器
9．4 NC0 IP核的使用
第10章 DsP Builder設(shè)計(jì)范例
10．1 DSP Builder簡介及使用方法
10．2 偽隨機(jī)序列發(fā)生器
10．3 DDS
10．4 ASK、FSK調(diào)制器
10．4．1 ASK(Amplitude Shift Keying)調(diào)制器
10．4．2 FSK(Frequency Shift Keying)調(diào)帶0器
第11章 基于FPGA的射頻熱療系統(tǒng)的設(shè)計(jì)
11．1 腫瘤熱療的生物學(xué)與物理學(xué)技術(shù)概論
11．1．1 熱療的生物學(xué)方面
11．1．2 熱療的物理技術(shù)方面
11．2 溫度場特性的仿真
11．3 射頻熱療系統(tǒng)設(shè)計(jì)
11．4 系統(tǒng)硬件電路設(shè)計(jì)
11．4．1 硬件整體結(jié)構(gòu)
11．4．2 高精度數(shù)字溫度傳感器DSl8820
11．4．3 ACEX 1K系列的FPGA器件的特點(diǎn)
11．4．4 ACEX 1K器件的配置電路設(shè)計(jì)
11．4．5 電源電路
11．4．6 驅(qū)動(dòng)電路設(shè)計(jì)
11．5 軟件實(shí)現(xiàn)
11．5．1 系統(tǒng)軟件設(shè)計(jì)電路圖
11．5．2 溫度測量模塊
11．5．3 指定溫度設(shè)置模塊
11．5．4 控制算法的選擇及設(shè)計(jì)
11．5．5 信號(hào)調(diào)制
11．5．6 溫度顯示模塊
11．5．7 分頻模塊
11．6 溫度場測量與控制的實(shí)驗(yàn)
11．6．1 實(shí)驗(yàn)材料及方法
11．6．2 實(shí)驗(yàn)結(jié)果
11．6．3 實(shí)驗(yàn)結(jié)果分析
11．7 結(jié)論
第12章 基于FPGA的直流電動(dòng)機(jī)伺服系統(tǒng)的設(shè)計(jì)
12．1 電機(jī)控制發(fā)展情況
12．1．1 功率半導(dǎo)體器件的發(fā)展
12．1．2 電機(jī)控制器的發(fā)展
12．2 系統(tǒng)控制原理
12．2．1 電機(jī)調(diào)速控制原理
12．2．2 PWM控制原理
12．2．3 三環(huán)控制原理
12．3 算法設(shè)計(jì)
12．3．1 電機(jī)模型的建立
12．3．2 模糊算法
12．3．3 比例算法
12．3．4 前饋算法
12．3．5 系統(tǒng)模型的建立
12．4 系統(tǒng)硬件設(shè)計(jì)原理
12．4．1 硬件電路結(jié)構(gòu)框圖
12．4．2 FPGA控制器
12．4．3 數(shù)據(jù)采集電路
12．4．4 隔離電路
12．4．5 驅(qū)動(dòng)電路
12．4．6 硬件PWM波生成電路
12．4．7 JTAG接口電路
12．4．8 電流傳感器電路
12．4．9 電源濾波電路
12．5 系統(tǒng)軟件設(shè)計(jì)原理
12．5．1 系統(tǒng)軟件設(shè)計(jì)電路圖
12．5．2 ADl674控制模塊
12．5．3 ADC0809控制模塊
12．5．4 反饋控制模塊
12．5．5 前饋控制模塊
12．5．6 前饋和反饋量求和模塊
12．5．7 過流控制模塊
12．5．8 PWM波生成模塊
12．5．9 分頻模塊
12．6 系統(tǒng)調(diào)試及結(jié)果分析
12．6．1 硬件調(diào)試
12．6．2 可靠性、維修性、安全性分析
12．6．3 軟件調(diào)試
12．7 結(jié)論
附錄A 可編程數(shù)字開發(fā)系統(tǒng)簡介
參考文獻(xiàn)