VHDL-代碼編寫和基于SYNOPSYS工具的邏輯綜合

插圖目錄17
表格目錄21
示例目錄23

第1部分 VHDL代碼編寫

第1章 緒言3
1.1 傳統(tǒng)設計方法--原理圖輸入3
1.2 硬件描述語言3
1.3 VHDL設計的結構4
1.4 VHDL設計內(nèi)的元件實例化7
1.5 結構式、行為式與可綜合VHDL設計10
1.5.1 結構式VHDL描述10
1.5.2 行為式VHDL描述12
1.5.3 RTL級代碼14
1.6 在VHDL設計中使用庫聲明16

第2章 VHDL仿真與綜合流程18

第3章 基本邏輯元件的可綜合代碼20
3.1 與邏輯20
3.2 或邏輯21
3.3 非邏輯22
3.4 與非邏輯23
3.5 或非邏輯24
3.6 三態(tài)緩沖器邏輯26
3.7 復雜邏輯門27
3.8 鎖存器28
3.8.1 避免代碼中出現(xiàn)鎖存器29
3.9 觸發(fā)器33
3.10 譯碼器34
3.11 編碼器36
3.12 多路選擇器37
3.13 優(yōu)先級編碼器39
3.14 存儲器單元41
3.15 加法器42
3.16 元件推定44

第4章 信號與變量46
4.1 變量46
4.2 信號47
4.3 采用信號和變量的時機51
4.4 反饋信號的用法53

第5章 復雜示例的可綜合代碼56
5.1 移位器56
5.2 計數(shù)器66
5.3 存儲器模塊73
5.4 汽車行駛控制器80

第6章 設計可綜合的流水式微控制器87
6.1 定義指令集87
6.2 定義體系結構88
6.3 定義流水線90
6.4 定義流水式微控制器的微結構91
6.4.1 預譯碼功能塊93
6.4.2 譯碼功能塊104
6.4.3 寄存器堆功能塊112
6.4.4 執(zhí)行功能塊121
6.4.5 整個微控制器芯片131

第2部分 基于SYNOPSYS工具的邏輯綜合

第7章 設計中的時序因素147
7.1 建立時間違規(guī)147
7.2 保持時間違規(guī)148
7.3 邏輯綜合中的建立時間和保持時間因素148
7.4 改進微結構以消除建立時間違規(guī)149
7.4.1 通過邏輯復制生成獨立路徑150
7.4.2 在利用滯后到達信號作選擇之前進行邏輯復制150
7.4.3 在觸發(fā)器間進行邏輯均衡151
7.4.4 優(yōu)先級譯碼與多路譯碼152
7.5 改進微結構以消除保持時間違規(guī)153
7.6 異步路徑與無效路徑153
7.7 多周期路徑153

第8章 基于時序約束的VHDL綜合155
8.1 Design Compiler簡介155
8.2 使用Design Compiler進行綜合156
8.3 性能改進159
8.3.1 采用-map_effort high選項編譯159
8.3.2 將關鍵路徑聚合成組并設定權重因子164
8.3.3 對設計對象進行邏輯展平170
8.3.4 表征子模塊174
8.3.5 寄存器均衡175
8.3.6 采用FSM Compiler優(yōu)化有限狀態(tài)機181
8.3.7 對高級功能模塊選擇高速實現(xiàn)電路186
8.3.8 對重負載邏輯樹進行均衡187
8.4 通過綜合改進實現(xiàn)面積優(yōu)化190
8.4.1 組合邏輯不單獨作為功能塊使用190
8.4.2 模塊間不使用膠黏邏輯191
8.4.3 使用set_max_area屬性192
8.5 使用Synopsys工具消除保持時間違規(guī)193
8.6 其他常用的綜合命令193
8.7 自頂而下與自底而上編譯224

第9章 實例化GTECH庫單元227

第10章 DesignWare庫229
10.1 建立自己的DesignWare庫233

第11章 綜合中的可測試性問題240
11.1 復用觸發(fā)器掃描方式241
11.2 使用Synopsys的Test Compiler實現(xiàn)掃描插入243

第12章 FPGA綜合250

第13章 綜合與版圖工序之間的聯(lián)系260
13.1 前向標注260
13.2 連線負載模型261
13.3 版面規(guī)劃262
13.4 版圖工序之后的優(yōu)化263

第14章 實現(xiàn)有效綜合應遵循的設計指導原則264

附錄A STD_LOGIC_1164庫266
附錄B 移位器綜合結果302
附錄C 計數(shù)器綜合結果308
附錄D 流水式微控制器綜合結果312
附錄E 第6章微控制器示例綜合出的EDIF文件330
附錄F 第6章微控制器示例綜合出的SDF文件359

詞匯表392

參考文獻394