VHDL-代碼編寫和基于SYNOPSYS工具的邏輯綜合

定　價：￥48.00

作　者：	Weng fook Lee 著；孫海平
出版社：	清華大學(xué)出版社
叢編項：	國外大學(xué)優(yōu)秀教材.微電子類系列：翻譯版
標(biāo)　簽：	算法語言

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ISBN：	9787302160953	出版時間：	2007-10-01	包裝：	平裝
開本：	16	頁數(shù)：	393	字?jǐn)?shù)：

內(nèi)容簡介

　　本書的編寫注重實(shí)踐。60多個實(shí)用事例有助于讀者學(xué)習(xí)如何編寫超高速集成電路硬件描述語言（VHDL）源代碼以及如何進(jìn)行綜合，并包括了許多測試平臺仿真結(jié)果波形圖?！∈纠龔暮喌椒保瑥暮唵蔚腣HDL源代碼編寫起步，隨著內(nèi)容的展開逐步介紹更加復(fù)雜的、更為現(xiàn)實(shí)的設(shè)計。本書還給出了綜合結(jié)果及其改進(jìn)措施，以幫助讀者更為熟悉經(jīng)驗豐富的設(shè)計工程是如何去優(yōu)化每一個綜合出的設(shè)計對象。本書還專門用了一整章的篇幅介紹如何完整地設(shè)計一個流水式微控制器：從體系結(jié)構(gòu)定義、指令級定義、微結(jié)構(gòu)實(shí)現(xiàn)直至其VHDL源代碼及其測試平臺源代碼的編寫，以及綜合優(yōu)化等內(nèi)容。

作者簡介

　　WENG FOOK LEE是AMD公司杰出的首席設(shè)計工程師，曾榮獲“深受愛戴的綜合專家”榮譽(yù)稱號。他具有大量的采用VHDL進(jìn)行ASIC設(shè)計的經(jīng)驗，擅長于在綜合電路時以性能極大化和面積使用量極小化為目標(biāo)進(jìn)行改進(jìn)，也擅長于開發(fā)和實(shí)現(xiàn)新的綜合、驗證以及自動布局布線的設(shè)計方法。他曾深入地參與過PCI、ISA、LPC橋、芯片組、微控制器、RISC微處理器及最先進(jìn)的高速低功耗閃爍存儲器的設(shè)計與綜合。

圖書目錄

插圖目錄17
表格目錄21
示例目錄23

第1部分 VHDL代碼編寫

第1章緒言3
1.1 傳統(tǒng)設(shè)計方法--原理圖輸入3
1.2 硬件描述語言3
1.3 VHDL設(shè)計的結(jié)構(gòu)4
1.4 VHDL設(shè)計內(nèi)的元件實(shí)例化7
1.5 結(jié)構(gòu)式、行為式與可綜合VHDL設(shè)計10
1.5.1 結(jié)構(gòu)式VHDL描述10
1.5.2 行為式VHDL描述12
1.5.3 RTL級代碼14
1.6 在VHDL設(shè)計中使用庫聲明16

第2章 VHDL仿真與綜合流程18

第3章基本邏輯元件的可綜合代碼20
3.1 與邏輯20
3.2 或邏輯21
3.3 非邏輯22
3.4 與非邏輯23
3.5 或非邏輯24
3.6 三態(tài)緩沖器邏輯26
3.7 復(fù)雜邏輯門27
3.8 鎖存器28
3.8.1 避免代碼中出現(xiàn)鎖存器29
3.9 觸發(fā)器33
3.10 譯碼器34
3.11 編碼器36
3.12 多路選擇器37
3.13 優(yōu)先級編碼器39
3.14 存儲器單元41
3.15 加法器42
3.16 元件推定44

第4章信號與變量46
4.1 變量46
4.2 信號47
4.3 采用信號和變量的時機(jī)51
4.4 反饋信號的用法53

第5章復(fù)雜示例的可綜合代碼56
5.1 移位器56
5.2 計數(shù)器66
5.3 存儲器模塊73
5.4 汽車行駛控制器80

第6章設(shè)計可綜合的流水式微控制器87
6.1 定義指令集87
6.2 定義體系結(jié)構(gòu)88
6.3 定義流水線90
6.4 定義流水式微控制器的微結(jié)構(gòu)91
6.4.1 預(yù)譯碼功能塊93
6.4.2 譯碼功能塊104
6.4.3 寄存器堆功能塊112
6.4.4 執(zhí)行功能塊121
6.4.5 整個微控制器芯片131

第2部分基于SYNOPSYS工具的邏輯綜合

第7章設(shè)計中的時序因素147
7.1 建立時間違規(guī)147
7.2 保持時間違規(guī)148
7.3 邏輯綜合中的建立時間和保持時間因素148
7.4 改進(jìn)微結(jié)構(gòu)以消除建立時間違規(guī)149
7.4.1 通過邏輯復(fù)制生成獨(dú)立路徑150
7.4.2 在利用滯后到達(dá)信號作選擇之前進(jìn)行邏輯復(fù)制150
7.4.3 在觸發(fā)器間進(jìn)行邏輯均衡151
7.4.4 優(yōu)先級譯碼與多路譯碼152
7.5 改進(jìn)微結(jié)構(gòu)以消除保持時間違規(guī)153
7.6 異步路徑與無效路徑153
7.7 多周期路徑153

第8章基于時序約束的VHDL綜合155
8.1 Design Compiler簡介155
8.2 使用Design Compiler進(jìn)行綜合156
8.3 性能改進(jìn)159
8.3.1 采用-map_effort high選項編譯159
8.3.2 將關(guān)鍵路徑聚合成組并設(shè)定權(quán)重因子164
8.3.3 對設(shè)計對象進(jìn)行邏輯展平170
8.3.4 表征子模塊174
8.3.5 寄存器均衡175
8.3.6 采用FSM Compiler優(yōu)化有限狀態(tài)機(jī)181
8.3.7 對高級功能模塊選擇高速實(shí)現(xiàn)電路186
8.3.8 對重負(fù)載邏輯樹進(jìn)行均衡187
8.4 通過綜合改進(jìn)實(shí)現(xiàn)面積優(yōu)化190
8.4.1 組合邏輯不單獨(dú)作為功能塊使用190
8.4.2 模塊間不使用膠黏邏輯191
8.4.3 使用set_max_area屬性192
8.5 使用Synopsys工具消除保持時間違規(guī)193
8.6 其他常用的綜合命令193
8.7 自頂而下與自底而上編譯224

第9章實(shí)例化GTECH庫單元227

第10章 DesignWare庫229
10.1 建立自己的DesignWare庫233

第11章綜合中的可測試性問題240
11.1 復(fù)用觸發(fā)器掃描方式241
11.2 使用Synopsys的Test Compiler實(shí)現(xiàn)掃描插入243

第12章 FPGA綜合250

第13章綜合與版圖工序之間的聯(lián)系260
13.1 前向標(biāo)注260
13.2 連線負(fù)載模型261
13.3 版面規(guī)劃262
13.4 版圖工序之后的優(yōu)化263

第14章實(shí)現(xiàn)有效綜合應(yīng)遵循的設(shè)計指導(dǎo)原則264

附錄A STD_LOGIC_1164庫266
附錄B 移位器綜合結(jié)果302
附錄C 計數(shù)器綜合結(jié)果308
附錄D 流水式微控制器綜合結(jié)果312
附錄E 第6章微控制器示例綜合出的EDIF文件330
附錄F 第6章微控制器示例綜合出的SDF文件359

詞匯表392

參考文獻(xiàn)394